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1. (WO2003005368) SEMICONDUCTOR DEVICE AND MEMORY MODULE
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2003/005368    International Application No.:    PCT/JP2001/005794
Publication Date: 16.01.2003 International Filing Date: 04.07.2001
Chapter 2 Demand Filed:    12.10.2001    
IPC:
G11C 7/10 (2006.01), G11C 11/406 (2006.01)
Applicants: HITACHI, LTD. [JP/JP]; 6, Kanda Surugadai 4-chome, Chiyoda-ku, Tokyo 101-8010 (JP) (For All Designated States Except US).
AYUKAWA, Kazushige [JP/JP]; (JP) (For US Only).
MIURA, Seiji [JP/JP]; (JP) (For US Only).
SAITO, Yoshikazu [JP/JP]; (JP) (For US Only)
Inventors: AYUKAWA, Kazushige; (JP).
MIURA, Seiji; (JP).
SAITO, Yoshikazu; (JP)
Agent: SAKUTA, Yasuo; Hitachi Ltd., 5-1, Marunouchi 1-chome, Chiyoda-ku, Tokyo 100-8220 (JP)
Priority Data:
Title (EN) SEMICONDUCTOR DEVICE AND MEMORY MODULE
(FR) DISPOSITIF A SEMICONDUCTEUR ET MODULE DE MEMOIRE
Abstract: front page image
(EN)An inexpensive memory module in which burst access can be carried out at a high rate by packaging an SRAM, a DRAM and a control circuit together. The control circuit assigns addresses such that the forward part of burst access is allowed to access the SRAM and the rear part of burst access to access the DRAM. When the DRAM maps two chips to the same address space and refresh is carried out alternately, refresh is concealed and ease−of−use is enhanced thus realizing an inexpensive memory where burst access can be carried out at a high rate utilizing a large capacity DRAM. A large capacity memory where the DRAM does not require external refreshing is realized. Furthermore, the size can be reduced by mounting a plurality of semiconductor chips in one sealing body.
(FR)La présente invention concerne un module de mémoire peu onéreux dans lequel l'accès par paquet peut être mis en oeuvre à haut débit par l'intégration d'une mémoire SRAM, d'une mémoire DRAM et d'un circuit de commande. Le circuit de commande alloue des adresses de sorte que la partie avant de l'accès par paquet puisse accéder à la mémoire SRAM et que la partie arrière de l'accès par paquet accède à la mémoire DRAM. Lorsque la mémoire DRAM met en correspondance deux puces dans le même espace adresse et que le rafraîchissement est mis en oeuvre en alternance, ce rafraîchissement est caché et on améliore ainsi la facilité d'utilisation en réalisant une mémoire peu onéreuse dont l'accès par paquet peut être mis en oeuvre à haut débit avec une mémoire DRAM de grande capacité. On obtient une mémoire de grande capacité dont la mémoire DRAM ne nécessite pas de rafraîchissement externe. On peut en outre réduire sa taille en montant une pluralité de puces à semiconducteur dans un corps de confinement.
Designated States: CN, JP, KR, US.
European Patent Office (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE, TR).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)