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1. (WO2003005050) METHOD AND APPARATUS FOR OPTIMIZED PARALLEL TESTING AND ACCESS OF ELECTRONIC CIRCUITS
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2003/005050    International Application No.:    PCT/US2002/020505
Publication Date: 16.01.2003 International Filing Date: 27.06.2002
IPC:
G01R 31/3185 (2006.01), G11C 29/56 (2006.01)
Applicants: INTELLITECH CORPORATION [US/US]; 70 Main Street, Durham, NH 03824 (US)
Inventors: RICCHETTI, Michael; (US).
CLARK, Christopher, J.; (US)
Agent: LEBOVICI, Victor, B.; Weingarten, Schurgin, Gagnebin & Lebovici, LLP, Ten Post Office Square, Boston, MA 02109 (US)
Priority Data:
60/303,052 05.07.2001 US
10/119,060 09.04.2002 US
Title (EN) METHOD AND APPARATUS FOR OPTIMIZED PARALLEL TESTING AND ACCESS OF ELECTRONIC CIRCUITS
(FR) PROCEDE ET APPAREIL DESTINES A L'ACCES ET AU TEST OPTIMISES, EN PARALLELE, DE CIRCUITS ELECTRONIQUES
Abstract: front page image
(EN)A Parallel Test Architecture (PTA) is provided that facilitates simultaneous access to multiple electronic circuits (i.e.), in parallel) for optimized testing, debugging, or programmable configuration of the circuits. The PTA includes a Parallel Test Bus (PTB), a test controller connected to the PTB, and a plurality of addressable PTB controllers connected to the PTB, in which each addressable PTB controller is coupleable to a respective electronic circuit to be accessed. The test controller is configured to send at least one control signal over the PTB to respective addressable PTB controllers to initiate parallel scan access of the electronic circuits coupleable thereto by the respective addressable PTB controllers. Further, each addressable PTB controller is configured to employ a scan protocol to access the respective electronic circuit coupleable thereto based on the control signal sent over the PTB by the test controller, and send resultant scan data over the PTB to the first controller in response to accessing the respective electronic circuit.
(FR)L'invention concerne une architecture de test en parallèle (PTA) facilitant l'accès simultané à plusieurs circuits électroniques (par exemple, en parallèle) afin d'optimiser le test, la mise au point, ou la configuration programmable des circuits. La PTA comprend un bus de test en parallèle (PTB), un dispositif de commande de test connecté au PTB, et plusieurs dispositifs de commande de PTB adressables connectés au PTB, chaque dispositif de commande PTB adressable pouvant être couplé à un circuit électronique respectif d'accès. Le dispositif de commande de test est conçu de manière à envoyer au moins un signal de commande via le PTB vers des dispositifs de commande de PTB adressables respectifs aux fins d'amorcer l'accès de balayage en parallèle des circuits électroniques pouvant y être couplés via les dispositifs de commande PTB adressables respectifs. En outre, chaque dispositif de commande PTB adressable est conçu de manière à utiliser un protocole de balayage en vue d'accéder au circuit électronique respectif pouvant y être couplé sur la base du signal de commande envoyé via le PTB par le dispositif de commande de test, et en vue d'envoyer les données de balayage résultantes via le PTB vers le premier dispositif de commande en réponse à l'accès du circuit électronique respectif.
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NO, NZ, OM, PH, PL, PT, RO, RU, SD, SE, SG, SI, SK, SL, TJ, TM, TN, TR, TT, TZ, UA, UG, UZ, VN, YU, ZA, ZM, ZW.
African Regional Intellectual Property Organization (GH, GM, KE, LS, MW, MZ, SD, SL, SZ, TZ, UG, ZM, ZW)
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African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)