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1. (WO2003003568) ACTIVE AUTO ZERO CIRCUIT FOR PROGRAMMABLE TIME CONTINUOUS OPEN LOOP AMPLIFIERS
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2003/003568    International Application No.:    PCT/US2002/016738
Publication Date: 09.01.2003 International Filing Date: 28.05.2002
Chapter 2 Demand Filed:    24.01.2003    
IPC:
H03F 3/45 (2006.01)
Applicants: INFINEON TECHNOLOGIES NORTH AMERICA CORP. [US/US]; 1730 North First Street, San Jose, CA 95112-4508 (US)
Inventors: BLON, Thomas; (US).
CYRUSIAN, Sasan; (US)
Agent: BRADEN, Stanton, C.; Siemens Corporation - Intellectual Property Dept., 186 Wood Ave. South, Iselin, NJ 08830 (US).
JANNIG, Peter; Jannig & Repkow, Patentanwälte, Klausenberg 20, D-86199 Augsburg (DE)
Priority Data:
09/896,279 29.06.2001 US
Title (EN) ACTIVE AUTO ZERO CIRCUIT FOR PROGRAMMABLE TIME CONTINUOUS OPEN LOOP AMPLIFIERS
(FR) CIRCUIT A AUTO ZERO ACTIF POUR AMPLIFICATEURS PROGRAMMABLES EN BOUCLE OUVERTE A CONTINUITE TEMPORELLE
Abstract: front page image
(EN)An active offset cancellation circuit for an open loop differential amplifier having programmable gain is disclosed. The amplifier is operated on a two-phase clock where the normal operation occurs on the first phase and offset detection and cancellation occurs on the second phase. The circuit adjusts a bias current and stores this adjustment to cancel offset during the operational phase of the amplifier. During the operational phase, the first phase of the clock, the programmable gain is again returned to a value according to the application and the stored adjustment is used to bias the current in one of the two input stages of the amplifier, canceling any offset imparted by the amplifier circuitry. One each clock cycle, any additional offset is similarly detected and canceled. Further, by varying the gain as described, residual offset is reduced.
(FR)L'invention concerne un circuit actif de suppression de décalage pour amplificateur différentiel à boucle ouverte, à gain programmable. L'amplificateur est asservi à une horloge à deux phases: fonctionnement normal sur la première phase, et détection puis suppression de décalage sur la seconde phase. En première phase, le gain programmable est établi selon l'application de l'amplificateur. En seconde phase, ce gain est établi à la valeur maximum, et le circuit de suppression mesure le décalage créé par l'amplificateur lorsque les deux entrées différentielles sont reliées à une source commune. Ensuite, le circuit règle un courant de polarisation et enregistre le réglage pour supprimer le décalage durant la phase opérationnelle de l'amplificateur. En phase opérationnelle (première phase d'horloge), le gain est ramené à une valeur conforme à l'application, et le réglage enregistré sert à la polarisation du courant dans l'un des deux étages d'entrée de l'amplificateur, avec suppression de tout décalage inhérent aux circuits de l'amplificateur. Sur chaque cycle d'horloge, il est possible de déceler et de supprimer ainsi un décalage additionnel quelconque. Enfin, la variation du gain décrite dans l'invention permet de réduire le décalage résiduel.
Designated States: CN, JP, KR.
European Patent Office (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE, TR).
Publication Language: English (EN)
Filing Language: English (EN)