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1. (WO2003003451) ISOLATION OF SONOS DEVICES
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2003/003451    International Application No.:    PCT/US2001/049047
Publication Date: 09.01.2003 International Filing Date: 14.12.2001
IPC:
H01L 21/336 (2006.01), H01L 21/8246 (2006.01)
Applicants: FASL LLC [US/US]; One AMD Place, Mail Stop 68, P.O Box 3453, Sunnyvale, CA 94088-3453 (US)
Inventors: YANG, Jean, Yee-Mei; (US).
RAMSBEY, Mark, T.; (US).
LINGUNIS, Emmanuil, Manos; (US).
WU, Yider; (US).
KAMAL, Tazrien; (US).
HE, Yi; (US).
HSIA, Edward; (US).
SHIRAIWA, Hidehiko; (US)
Agent: RODDY, Richard, J.; Advanced Micro Devices, Inc., One AMD Place, Mail Stop 68, Sunnyvale, CA 94088-3453 (US)
Priority Data:
09/893,279 27.06.2001 US
Title (EN) ISOLATION OF SONOS DEVICES
(FR) ISOLATION DE DISPOSITIFS SONOS
Abstract: front page image
(EN)One aspect of the present invention relates to a method of forming a SONOS type non-volatile semiconductor memory device, involving forming a first layer of a charge trapping dielectric on a semiconductor substrate; forming a second layer of the charge trapping dielectric over the first layer of the charge trapping dielectric on the semiconductor substrate; optionally at least partially forming a third layer of the charge trapping dielectric over the second layer of the charge trapping dielectric on the semiconductor substrate; optionally removing the third layer of the charge trapping dielectric, if present; forming a source/drain mask over the charge trapping dielectric; implanting a source/drain implant through the charge trapping dielectric into the semiconductor substrate; optionally removing the third layer of the charge trapping dielectric, if present; and one of forming the third layer of the charge trapping dielectric over the second layer of the charge trapping dielectric on the semiconductor substrate, reforming the third layer of the charge trapping dielectric over the second layer of the charge trapping dielectric on the semiconductor substrate, or forming additional material over the third layer of the charge trapping dielectric.
(FR)Dans un mode de réalisation, la présente invention concerne un procédé conçu pour former un dispositif de mémoire à semi-conducteur non-volatile de type SONOS. Ce procédé est caractérisé en ce qu'il permet de: former une première couche d'un diélectrique à piégeage de charges sur un substrat de semi-conducteur ; former une deuxième couche de diélectrique à piégeage de charges sur ladite première couche de diélectrique à piégeage de charges du substrat de semi-conducteur ; éventuellement de former, au moins partiellement, une troisième couche de diélectrique à piégeage de charges sur ladite deuxième couche de diélectrique à piégeage de charges du substrat de semi-conducteur ; éventuellement de retirer la troisième couche de diélectrique à piégeage de charges, si troisième couche il y a ; former un masque source-drain sur le diélectrique à piégeage de charges ; d'implanter un implant source-drain dans le substrat de semi-conducteur à travers le diélectrique à piégeage de charges ; éventuellement de retirer la troisième couche de diélectrique à piégeage de charges, si troisième couche il y a ; et de former la troisième couche du diélectrique à piégeage de charges sur la deuxième couche de diélectrique à piégeage de charges du substrat de semi-conducteur, reformer la troisième couche du diélectrique à piégeage de charges sur la deuxième couche de diélectrique à piégeage de charges du substrat de semi-conducteur, ou de déposer une matière supplémentaire sur la troisième couche du diélectrique à piégeage de charges.
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EE, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NO, NZ, PL, PT, RO, RU, SD, SE, SG, SI, SK, SL, TJ, TM, TR, TT, TZ, UA, UG, UZ, VN, YU, ZA, ZW.
African Regional Intellectual Property Organization (GH, GM, KE, LS, MW, MZ, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)