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1. (WO2003003237) SYSTEM ON CHIP ARCHITECTURE
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2003/003237    International Application No.:    PCT/CA2002/000961
Publication Date: 09.01.2003 International Filing Date: 27.06.2002
IPC:
G06F 9/38 (2006.01), G06F 15/78 (2006.01)
Applicants: ELEVEN ENGINEERING INCORPORATED [CA/CA]; 1911 Commerce Place, 10155 - 102 Street, Edmonton, Alberta T5J 4G8 (CA)
Inventors: GOSIOR, Jason, J.; (CA).
BROUGHTON, Colin, C.; (CA).
JACOBSEN, Phillip; (CA).
SOBOTA, John, F.; (CA)
Agent: GARWASIUK, Helen; Smart & Biggar, 1501 - 10060 Jasper Avenue, Scotia Place, Tower Two, Edmonton, Alberta T5J 3R8 (CA)
Priority Data:
09/896,221 29.06.2001 US
Title (EN) SYSTEM ON CHIP ARCHITECTURE
(FR) SYSTEME SUR UNE ARCHITECTURE DE PUCE
Abstract: front page image
(EN)An embedded processor system having a single-chip embedded microprocessor, with analog and digital electrical interfaces to external systems, that is suitable for implementation in various integrated circuit technology formats. A processor core uses pipelined execution of multiple independent or dependent concurrent threads, together with supervisory control for monitoring and controlling the processor thread state and access to other components. The pipeline enables simultaneous execution of multiple threads by selectively avoiding memory or peripheral access conflicts through the types of pipeline stages chosen and the use of dual and tri-port memory techniques. The single processor core executes one or multiple instruction streams on multiple data streams in various combinations under the control of single or multiple threads. The invention can also support a programmable clock mechanism, thread-level monitoring capability, and power management capability.
(FR)Un système processeur enrobé ayant un microprocesseur enrobé mono-puce, comprenant des interfaces électriques analogiques et numériques destinées à des systèmes externes. Ce système convient à l'application dans différents formats de technologie de circuits intégrés. Un noyau de processeur utilise l'exécution pipeline indépendante ou dépendante de filières concurrentes, avec la commande de la supervision pour la surveillance et la commande de l'état de filière processeur et l'accès à d'autres composants. La pipeline permet l'exécution simultanée de multiples filières en évitant sélectivement les conflits d'accès mémoire ou périphérique par les types d'étages pipeline choisis et l'utilisation de techniques de mémoire à deux et trois ports. Le noyau processeur unique exécute un train d'instructions unique ou multiple dans différentes combinaisons sous le contrôle d'une filière unique ou multiple. L'invention peut également supporter un mécanisme d'horloge programmable, une capabilité de surveillance nouvelle filière, et une capabilité de gestion de puissance.
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NO, NZ, OM, PH, PL, PT, RO, RU, SD, SE, SG, SI, SK, SL, TJ, TM, TN, TR, TT, TZ, UA, UG, UZ, VN, YU, ZA, ZM, ZW.
African Regional Intellectual Property Organization (GH, GM, KE, LS, MW, MZ, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)