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1. (WO2003001606) THIN FILM TRANSISTOR ARRAY PANEL AND METHOD FOR FABRICATING THE SAME
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2003/001606    International Application No.:    PCT/KR2002/001174
Publication Date: 03.01.2003 International Filing Date: 20.06.2002
Chapter 2 Demand Filed:    06.01.2003    
IPC:
G02F 1/1343 (2006.01), G02F 1/1362 (2006.01), H01L 29/49 (2006.01)
Applicants: SAMSUNG ELECTRONICS CO., LTD. [KR/KR]; 416, Maetan-dong, Yeongtong-ku, Suwon-si, 442-742 kyungki-do (KR) (For All Designated States Except US).
BYUN, Jae-Seong [KR/KR]; (KR) (For US Only).
LEE, Kun-Jong [KR/KR]; (KR) (For US Only).
LIM, Hyun-Su [KR/KR]; (KR) (For US Only).
CHA,, Jong-Hwan [KR/KR]; (KR) (For US Only).
JUNG, Bae-Hyoun [KR/KR]; (KR) (For US Only)
Inventors: BYUN, Jae-Seong; (KR).
LEE, Kun-Jong; (KR).
LIM, Hyun-Su; (KR).
CHA,, Jong-Hwan; (KR).
JUNG, Bae-Hyoun; (KR)
Agent: YOU ME PATENT & LAW FIRM; Teheran Bldg., 825-33, Yoksam-dong, Kangnam-ku, Seoul 135-080 (KR)
Priority Data:
2001/35303 21.06.2001 KR
Title (EN) THIN FILM TRANSISTOR ARRAY PANEL AND METHOD FOR FABRICATING THE SAME
(FR) ENSEMBLE TRANSISTORS A COUCHES MINCES ET SON PROCEDE DE FABRICATION
Abstract: front page image
(EN)The present invention relates to a TFT array panel and a fabricating method thereof. A gate insulating layer and a passivation layer are formed by printing organic insulating material in order to simplify the fabricating process. The inventive TFT panel includes an insulating substrate, and a gate wire formed on the insulating substrate. The gate wire includes a gate line extending in a first direction and a gate pad connected to one end of the gate line. A gate insulating layer is formed on the insulating substrate while exposing the gate pad and a portion of the gate line close to the gate pad. A semiconductor pattern is formed on the gate insulating layer. A data wire is formed on the gate insulating layer. The data wire includes a data line extending in a second direction and intersecting the gate line, a source electrode connected to the data line while contacting the semiconductor pattern, a drain electrode facing the source electrode while contacting the semiconductor pattern, and a data pad connected to one end of the data line. A passivation layer is formed on the gate insulating layer while exposing the data pad and a portion of the data line close to the data pad.
(FR)L'invention concerne un panneau de réseaux de transistors à couches minces (TFT), ainsi que leur procédé de fabrication. On crée une couche isolante de grille et une couche de passivation au moyen d'une impression de matériaux isolants organiques, dans le but de simplifier le procédé de fabrication. Ce panneau TFT comporte un substrat isolant et un fil de grille constitué sur ce substrat isolant. Ce fil de grille comprend une ligne de grille s'étendant dans un premier sens et une plage de grille reliée à une extrémité de la ligne de grille. On crée une couche isolante de grille sur le substrat isolant, tout en découvrant la plage de grille et une partie de la ligne de grille située à proximité de la plage de grille. On crée une configuration semi-conductrice sur la couche isolante de grille. On constitue un réseau de données sur la couche isolante de grille. Ce réseau de données comprend une ligne de données s'étendant dans un deuxième sens et venant couper la ligne de grille, une électrode de source connectée à la ligne de données, tout en venant en contact avec la configuration semi-conductrice, une électrode de drain située en face de l'électrode de source et venant en contact avec la configuration semi-conductrice et une plage de données reliée à une extrémité de la ligne de données. On forme une couche de passivation sur la couche isolante de grille, tout en découvrant la plage de données et une partie de la ligne de données à proximité de ladite plage de données.
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NO, NZ, OM, PH, PL, PT, RO, RU, SD, SE, SG, SI, SK, SL, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VN, YU, ZA, ZM, ZW.
African Regional Intellectual Property Organization (GH, GM, KE, LS, MW, MZ, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: Korean (KO)