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1. WO2002039290 - METHOD AND APPARATUS FOR REDUCING SIMULTANEOUS SWITCHING OUTPUT NOISE USING DYNAMIC BUS INVERSION

Publication Number WO/2002/039290
Publication Date 16.05.2002
International Application No. PCT/US2001/031816
International Filing Date 12.10.2001
Chapter 2 Demand Filed 06.06.2002
IPC
G06F 13/42 2006.01
GPHYSICS
06COMPUTING; CALCULATING OR COUNTING
FELECTRIC DIGITAL DATA PROCESSING
13Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
38Information transfer, e.g. on bus
42Bus transfer protocol, e.g. handshake; Synchronisation
CPC
G06F 13/4239
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
13Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
38Information transfer, e.g. on bus
42Bus transfer protocol, e.g. handshake; Synchronisation
4204on a parallel bus
4234being a memory bus
4239with asynchronous protocol
Applicants
  • INTEL CORPORATION [US]/[US] (AllExceptUS)
  • VOLK, Andrew [US]/[US] (UsOnly)
  • RAJAPPA, Srinvasan [IN]/[US] (UsOnly)
Inventors
  • VOLK, Andrew
  • RAJAPPA, Srinvasan
Agents
  • MALLIE, Michael, J.
Priority Data
09/708,22107.11.2000US
Publication Language English (EN)
Filing Language English (EN)
Designated States
Title
(EN) METHOD AND APPARATUS FOR REDUCING SIMULTANEOUS SWITCHING OUTPUT NOISE USING DYNAMIC BUS INVERSION
(FR) PROCEDE ET APPAREIL PERMETTANT DE REDUIRE LE BRUIT SIMULTANE DE SORTIE DE COMMUTATION PAR UNE INVERSION DE BUS DYNAMIQUE
Abstract
(EN)
An embodiment of a computer system implementing dynamic bus inversion includes a first system logic device having a dynamic bus inversion encoder and also includes a second system logic device having a dynamic bus inversion decoder. The first and second system logic devices are coupled via a data bus. The encoder compares a group of data bits currently placed on the data bus with a next group of data bits to be placed on the data bus. If the encoder determines that greater than a predetermined number of bit transitions would occur between the current and next group of data bits, the encoder inverts the next group of data bits before placing the next group of data bits onto the data bus. The encoder also asserts an inversion signal that is received by the decoder. In response to the assertion of the inversion signal, the decoder inverts the previously inverted next group of data bits to restore the original data.
(FR)
La présente invention concerne un mode de réalisation d'un système informatique mettant en oeuvre une inversion de bus dynamique, qui comprend un premier dispositif logique de système possédant un codeur à inversion de bus dynamique et également un second dispositif logique de système possédant un décodeur à inversion de bus dynamique. Les premier et second dispositifs logiques de système sont couplés par l'intermédiaire d'un bus de données. Le codeur compare un groupe de bits d'information actuellement placé sur le bus de données avec un groupe suivant de bits d'information à placer sur le bus de données. Si le codeur détermine qu'un nombre de transitions de bits plus élevé que celui prédéterminé se produirait entre le groupe de bits d'information actuel et le suivant, le codeur inverse le groupe suivant de bits d'information avant de placer le groupe suivant de bits d'information sur le bus de données. Le codeur produit également un signal d'inversion qui est reçu par le décodeur. En réponse à la production du signal d'inversion, le décodeur inverse le groupe suivant de bits d'information préalablement inversé afin de remettre à l'état initial les données de base.
Also published as
DE10196834
GBGB0312605.9
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