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1. (WO2002033964) MULTI-STANDARD CHANNEL DECODER
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2002/033964    International Application No.:    PCT/EP2001/011618
Publication Date: 25.04.2002 International Filing Date: 09.10.2001
IPC:
H04J 11/00 (2006.01), H04N 5/44 (2011.01), H04L 1/00 (2006.01), H04L 25/03 (2006.01), H04L 27/00 (2006.01), H04L 27/22 (2006.01), H04L 27/38 (2006.01), H04N 5/00 (2011.01), H04N 5/455 (2006.01), H04N 5/46 (2006.01)
Applicants: KONINKLIJKE PHILIPS ELECTRONICS N.V. [NL/NL]; Groenewoudseweg 1 NL-5621 BA Eindhoven (NL)
Inventors: GAY-BELLILE, Olivier; (NL).
MARCHAL, Xavier; (NL).
BURNS, Geoffrey, F.; (NL).
VAIDYANATHAN, Krishnamurthy; (NL)
Agent: CHARPAIL, François; Internationaal Octrooibureau B.V. Prof Holstlaan 6 NL-5656 AA Eindhoven (NL)
Priority Data:
00402871.8 17.10.2000 EP
Title (EN) MULTI-STANDARD CHANNEL DECODER
(FR) DECODEUR DE CANAUX MULTINORME
Abstract: front page image
(EN)The invention relates to a multi-standard digital receiver, in a digital video transmission system. It comprises a channel decoder for protecting a transmitted signal against channel transmission errors, the channel decoder comprising: a set of co-processors including at least 3 clusters of programmable co-processors for executing the functions of a digital front-end block (DFE), a channel correction block (CHN) and a forward error correction block (FEC), respectively; a general purpose processor (DSP) for managin g control, synchronization and configuration of the channel decoder; and a memory (SM) shared between the clusters and the general purpose processor.
(FR)L"invention se rapporte à un récepteur numérique multinorme, situé dans un système de transmission vidéo-numérique. Ce récepteur comprend un décodeur de canaux pour protéger un signal transmis contre les erreurs de transmission de canaux, le décodeur de canaux comprenant: un ensemble de co-processeurs comprenant au moins 3 grappes de co-processeurs programmables pour l"exécution des fonctions, respectivement, d"un bloc numérique de premier plan (DFE), d"un bloc de correction de canal (CHN) et d"un bloc de correction aval des erreurs (FEC); un processeur universel (DSP) pour la gestion de la commande, de la synchronisation et de la configuration du décodeur de canaux; et une mémoire (SM) partagée entre les grappes et le processeur universel.
Designated States: CN, JP, KR.
European Patent Office (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE, TR).
Publication Language: English (EN)
Filing Language: English (EN)