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1. (WO2002033746) LAYER TRANSFER OF LOW DEFECT SIGE USING AN ETCH-BACK PROCESS
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2002/033746    International Application No.:    PCT/GB2001/004159
Publication Date: 25.04.2002 International Filing Date: 17.09.2001
Chapter 2 Demand Filed:    01.10.2001    
IPC:
H01L 21/20 (2006.01), H01L 21/762 (2006.01)
Applicants: INTERNATIONAL BUSINESS MACHINES CORPORATION [US/US]; New Orchard Road, Armonk, NY 10504 (US).
IBM UNITED KINGDOM LIMITED [GB/GB]; P.O. Box 41, North Harbour, Portsmouth, Hampshire PO6 3AU (GB) (MG only)
Inventors: CHU, Jack, Oon; (US).
DIMILIA, David; (US).
HUANG, Lijuan; (US)
Agent: LING, Christopher, John; IBM United Kingdom Limited, Intellectual Property Law, Hursley Park, Winchester, Hampshire SO21 2JN (GB)
Priority Data:
09/692,606 19.10.2000 US
Title (EN) LAYER TRANSFER OF LOW DEFECT SIGE USING AN ETCH-BACK PROCESS
(FR) TRANSFERT DE COUCHES DE SIGE A FAIBLE DEFAUT UTILISANT UN PROCEDE DE RETROGRAVURE
Abstract: front page image
(EN)A method for forming strained Si or SiGe on relaxed SiGe on insulator (SGOI) or a SiGe on Si heterostructure is described incorporating growing epitaxial Si1-yGey layers on a semiconductor substrate, smoothing surfaces by Chemo-Mechanical Polishing, bonding two substrates together via thermal treatments and transferring the SiGe layer from one substrate to the other via highly selective etching using SiGe itself as the etch-stop. The transferred SiGe layer may have its upper surface smoothed by CMP for epitaxial deposition of relaxed Si1-yGey, and strained Si1-yGey depending upon composition, strained Si, strained SiC, strained Ge, strained GeC, and strained Si1-yGeyC or a heavily doped layer to make electrical contacts for the SiGe/Si heterojunction diodes.
(FR)La présente invention concerne un procédé de formation d'une couche de Si ou de SiGe contrainte sur un isolant SiGe relaxé ou une hétérostructure de SiGe sur Si comportant la croissance épitaxiale de couches Si¿1-y?Ge¿y? sur un substrat semi-conducteur, le polissage des surfaces par polissage chimio-mécanique, le collage de deux substrats par des traitements thermiques et le transfert de la couche SiGe d'un substrat vers un autre par gravure hautement sélective utilisant la couche SiGe elle-même comme couche d'arrêt de la gravure. On peut effectuer un polissage par polissage chimio-mécanique de la surface supérieure de la couche SiGe transférée pour le dépôt épitaxial de la couche relaxée de Si¿1-y?Ge¿y?, d'une couche contrainte de Si¿1-y?Ge¿y? selon la composition, de couche contrainte de Si, de couche contrainte de Ge, de couche contrainte de GeC, et de couche contrainte de Si¿1-y?Ge¿y?C ou une couche hautement dopée pour la fabrication de contacts électriques pour des diodes à hétérojonctions SiGe/Si.
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NO, NZ, PH, PL, PT, RO, RU, SD, SE, SG, SI, SK, SL, TJ, TM, TR, TT, TZ, UA, UG, UZ, VN, YU, ZA, ZW.
African Regional Intellectual Property Organization (GH, GM, KE, LS, MW, MZ, SD, SL, SZ, TZ, UG, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)