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1. (WO2002031878) TRENCH CAPACITOR DRAM PROCESS WITH PROTECTED TOP OXIDE DURING STI ETCH
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2002/031878    International Application No.:    PCT/US2001/026644
Publication Date: 18.04.2002 International Filing Date: 24.08.2001
Chapter 2 Demand Filed:    24.04.2002    
IPC:
H01L 21/8242 (2006.01)
Applicants: INFINEON TECHNOLOGIES NORTH AMERICA CORP. [US/US]; 1730 North First Street San Jose, CA 95112-4508 (US).
INTERNATIONAL BUSINESS MACHINES CORPORATION [US/US]; New Orchard Road Armonk, NY 10504 (US)
Inventors: JAIPRAKASH, Venkatachalan; (US).
MANDELMAN, Jack; (US).
DIVAKARUNI, Ramachandrar; (US).
MALIK, Rajeev; (US).
SEITZ, Mihel; (US)
Agent: BRADEN, Stanton, C.; Siemens Corporation - Intellectual Property Dept. 186 Wood Ave. South Iselin, NJ 08830 (US)
Priority Data:
09/670,741 27.09.2000 US
Title (EN) TRENCH CAPACITOR DRAM PROCESS WITH PROTECTED TOP OXIDE DURING STI ETCH
(FR) PROCEDE PERMETTANT DE PROTEGER UN OXYDE DE SURFACE D'UN GROUPE
Abstract: front page image
(EN)An array top oxide is protected in the manufacture of vertical metal oxide semiconductor field effect transistor (MOSFET) dynamic random access memory (DRAM) arrays by a protective etch stop layer (18) which protects the top oxide (16) and prevents word line to substrate shorts and/or leakage. Processing of a DRAM device containing vertical MOSFET arrays proceeds through planarization of the array gate conductor polysilicon (17) of the vertical MOSFET to the top surface of the top oxide (16). A thin polysilicon layer (18) is deposited over the planarized surface and an active area (AA) pad nitride and tetraethyl orthosilicate (TEOS) stack is deposited. The AA mask is used to open the pad layer to the silicon surface, and shallow trench isolation (STI) etching is used to form isolation trenches (20).
(FR)L'invention concerne un procédé consistant à protéger un oxyde de surface d'un groupe pendant la fabrication de groupes verticaux de mémoires vives dynamiques (DRAM) à transistors MOSFET, à l'aide d'une couche (18) protectrice de limitation de gravure déposée sur l'oxyde de surface (16) et empêchant des courts-circuits et/ou des fuites du canal mot. Le traitement d'un dispositif DRAM contenant de tels groupes de transistors MOSFET verticaux est réalisé par planarisation du polysilicium (17) conducteur de grille du groupe de transistors MOSFET verticaux sur la surface supérieure de l'oxyde de surface (16). Une fine couche (18) de polysilicium est déposée sur la surface planarisée ainsi qu'un empilement composé d'un tampon de nitrure à zone de diffusion et d'un orthosilicate de tétraéthyle (TEOS). Le masque à zone de diffusion est utilisé pour mettre à nu la couche tampon à la surface de silicium, et on procédé par gravure STI pour former des tranchées d'isolation (20).
Designated States: JP, KR.
European Patent Office (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE, TR).
Publication Language: English (EN)
Filing Language: English (EN)