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1. (WO2002031868) STACKED WAFER ALIGNMENT METHOD
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2002/031868    International Application No.:    PCT/JP2001/008799
Publication Date: 18.04.2002 International Filing Date: 05.10.2001
Chapter 2 Demand Filed:    04.02.2002    
IPC:
H01L 21/00 (2006.01), H01L 21/68 (2006.01), H01L 21/98 (2006.01), H01L 23/544 (2006.01)
Applicants: TORAY ENGINEERING CO., LTD. [JP/JP]; Nakanoshima Mitsui Bldg. 3-3, Nakanoshima 3-chome Kita-ku Osaka-shi, Osaka 530-0005 (JP) (For All Designated States Except US).
YAMAUCHI, Akira [JP/JP]; (JP) (For US Only)
Inventors: YAMAUCHI, Akira; (JP)
Agent: BAN, Toshimitsu; Ban & Associates Shinko Bldg., 1-9, Nishishinjuku 8-chome Shinjuku-ku, Tokyo 160-0023 (JP)
Priority Data:
2000-309670 10.10.2000 JP
Title (EN) STACKED WAFER ALIGNMENT METHOD
(FR) PROCEDE D'ALIGNEMENT DE PLAQUETTES EMPILEES
Abstract: front page image
(EN)A stacked wafer alignment method with ease and with high precision in which a recognition mark for alignment is made on each wafer, three or more wafers are stacked while adjacent two wafers are aligned with each other and the positions of the recognition marks of the wafers are shifted in the circumferential direction from one another in order.
(FR)L'invention concerne un procédé d'alignement de plaquettes empilées avec facilité et grande précision dans lequel une marque de reconnaissance permettant l'alignement est portée sur chaque plaquette, trois plaquettes ou davantage sont empilées tandis que deux plaquettes adjacentes sont alignées l'une avec l'autre, et les positions des marques de reconnaissance des plaquettes sont décalées en sens circonférentiel, les unes par rapport aux autres, par ordre.
Designated States: CA, KR, US.
European Patent Office (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE, TR).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)