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1. (WO2002029968) QUARDRATURE DIRECT-CONVERSION DEMODOLATOR USING DC OFFSET COMPENSATION
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2002/029968    International Application No.:    PCT/US2001/042439
Publication Date: 11.04.2002 International Filing Date: 01.10.2001
Chapter 2 Demand Filed:    01.05.2002    
IPC:
H03D 3/00 (2006.01), H04B 1/30 (2006.01)
Applicants: INTERSIL AMERICAS INC. [US/US]; 2401 Palm Bay Road NE, Mail Stop: 53-209, Palm BAy, FL 32905 (US)
Inventors: BALDWIN, Keith, R.; (US).
LANDY, Patrick, J.; (US).
WEBSTER, Mark, A.; (US).
SCHULTZ, R., Douglas; (US).
PRENTICE, John, S.; (US)
Agent: STANFORD, Gary, R.; Law Offices of Gary R. Stanford, 610 West Lynn, Austin, TX 78703 (US)
Priority Data:
09/678,901 02.10.2000 US
Title (EN) QUARDRATURE DIRECT-CONVERSION DEMODOLATOR USING DC OFFSET COMPENSATION
(FR) SYSTEME DE COMPENSATION CC POUR DISPOSITIF DE COMMUNICATION SANS FIL CONFIGURE SELON UNE ARCHITECTURE DE FREQUENCES INTERMEDIAIRES NULLES
Abstract: front page image
(EN)A wireless communication device (200) including a radio frequency (RF) circuit, a ZIF tranceiver (201) and a baseband processor (203). The ZIF transceiver (201) includes an RF mixer circuit (301) that converts the RF signal to a baseband input signal, a summing junction (303) that substracts a DC offset from the baseband input signal to provide an adjusted baseband input signal, and a baseband amplifier (307) that receives the adjusted baseband input signal and that asserts an amplified input signal based on a gain adjust signal. The baseband processor (203) includes gain control logic (345), DC control logic (347) and a gain interface (331). The gain control logic receives the amplified input signal, estimates input signal power and asserts the gain adjust signal in an attempt to keep the input signal power at a target power level. The DC control logic estimates an amount of DC in the amplified input signal and provided the DC offset in an attempt to reduce DC in the amplified input signal. The gain interface converts gain levels between the gain control logic and the DC control logic. The RF signal may include in-phase (I) and quadrature (Q) portions, where the RF mixer circuit splits I and Q baseband input signals from the RF signal. Operation is substantially identical for both I an Q channels. The DC control logic operates to remove or otherwise eliminate DC from the received signal that is provided to decoders in the baseband processor.
(FR)L'invention concerne un dispositif de communication sans fil (200) comportant un circuit radiofréquences (RF), un émetteur-récepteur ZIF (201) et un processeur de bande de base (203). L'émetteur-récepteur ZIF (201) comprend un circuit mélangeur RF (301) qui convertit le signal RF en un signal d'entrée de bande de base, une jonction de sommation (303) qui soustrait le décalage en continu du signal d'entrée de bande de base pour obtenir un signal d'entrée de bande de base ajusté, et un amplificateur de bande de base (307) qui reçoit le signal d'entrée de bande de base ajusté et confirme le signal d'entrée amplifié sur la base d'un signal d'ajustement de gain. Le processeur de bande de base (203) comprend une logique de commande de gain (345), une logique de commande CC (347) et une interface de gain (331). La logique de commande de gain reçoit le signal d'entrée amplifié, estime la puissance du signal d'entrée et confirme le signal d'ajustement de gain pour maintenir la puissance du signal d'entrée à un niveau de puissance cible. La logique de commande CC estime la quantité de CC dans le signal d'entrée amplifié et fournit le décalage continu pour réduire le CC dans le signal d'entrée amplifié. L'interface de gain convertit les niveaux de gain entre la logique de commande de gain et la logique de commande CC. Le signal RF peut comprendre des parties en phase (I) et des parties en quadrature (Q). Le circuit mélangeur RF répartit les signaux d'entrée de bande de base I et Q provenant du signal RF. Cette opération est sensiblement identique pour les voies I et Q. La logique de commande CC agit de façon à supprimer le CC du signal reçu fourni aux décodeurs dans le processeur de bande de base.
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NO, NZ, PH, PL, PT, RO, RU, SD, SE, SG, SI, SK, SL, TJ, TM, TR, TT, TZ, UA, UG, UZ, VN, YU, ZA, ZW.
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Publication Language: English (EN)
Filing Language: English (EN)