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1. (WO2002029872) SEMICONDUCTOR STRUCTURE INCLUDING A PARTIALLY ANNEALED LAYER
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2002/029872    International Application No.:    PCT/US2001/027711
Publication Date: 11.04.2002 International Filing Date: 07.09.2001
Chapter 2 Demand Filed:    21.12.2001    
IPC:
H01L 21/20 (2006.01), H01L 21/203 (2006.01), H01L 21/205 (2006.01)
Applicants: MOTOROLA, INC. [US/US]; 1303 East Algonquin Road, Schaumburg, IL 60196 (US)
Inventors: EISENBEISER, Kurt; (US).
FOLEY, Barbara, M.; (US).
FINDER, Jeffrey, M.; (US).
THOMPSON, Danny, L.; (US)
Agent: KOCH, William, E. @ Motorola Labs; Motorola, Inc., Intellectual Property Dept., AZ11/56-238, 3102 North 56th, Phoenix, AZ 85018-6697 (US)
Priority Data:
09/678,372 02.10.2000 US
Title (EN) SEMICONDUCTOR STRUCTURE INCLUDING A PARTIALLY ANNEALED LAYER
(FR) STRUCTURE A SEMI-CONDUCTEUR COMPORTANT UNE COUCHE PARTIELLEMENT RECUITE
Abstract: front page image
(EN)High quality epitaxial layers of compound semiconductor materials (26) can be grown overlying large silicon wafers (22) by first growing an accommodating buffer layer (24) on a silicon wafer. The accommodating buffer layer is a layer of monocrystalline oxide spaced apart from the silicon wafer by an amorphous interface layer (28) of silicon oxide. The amorphous interface layer dissipates strain and permits the growth of a high quality monocrystalline oxide accommodating buffer layer. The accommodating buffer layer is lattice matched to both the underlying silicon wafer and the overlying monocrystalline compound semiconductor layer. Any lattice mismatch between the accommodating buffer layer and the underlying silicon substrate is taken care of by the amorphous interface layer. To further relieve strain in the accommodating buffer layer, at least a portion of the accommodating buffer layer is exposed to a laser anneal process to cause the accommodating buffer layer to become amorphous, providing a true compliant substrate for subsequent layer growth.
(FR)L'invention concerne des couches épitaxiales de haute qualité de matériaux semi-conducteurs composés (26) pouvant être développées sur de grandes plaquettes de silicium (22), en développant en premier lieu une couche tampon (24) d'accommodation sur une plaquette de silicium. La couche tampon d'accommodation composée d'oxyde monocristallin est séparée de la plaquette de silicium par une couche interface amorphe (28) d'oxyde de silicium, cette dernière dissipant la contrainte et permettant de développer une couche tampon d'accommodation d'oxyde monocristallin de haute qualité, laquelle se présente sous la forme de réseau correspondant à la fois à la plaquette de silicium sous-jacente et à la couche semi-conductrice composée monocristalline sus-jacente. Tout décalage entre la couche tampon d'accommodation et le substrat de silicium sous-jacent est atténué grâce à la couche interface amorphe. Pour mieux atténuer la contrainte au niveau de la couche tampon d'accommodation, au moins une partie de celle-ci est exposée à un traitement de recuit laser afin qu'elle devienne amorphe, fournissant ainsi un substrat conforme réel en vue d'un développement ultérieur de couche.
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NO, NZ, PH, PL, PT, RO, RU, SD, SE, SG, SI, SK, SL, TJ, TM, TR, TT, TZ, UA, UG, UZ, VN, YU, ZA, ZW.
African Regional Intellectual Property Organization (GH, GM, KE, LS, MW, MZ, SD, SL, SZ, TZ, UG, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)