WIPO logo
Mobile | Deutsch | Español | Français | 日本語 | 한국어 | Português | Русский | 中文 | العربية |
PATENTSCOPE

Search International and National Patent Collections
World Intellectual Property Organization
Search
 
Browse
 
Translate
 
Options
 
News
 
Login
 
Help
 
Machine translation
1. (WO2002029507) HARDWARE INSTRUCTION TRANSLATION WITHIN A PROCESSOR PIPELINE
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2002/029507    International Application No.:    PCT/GB2001/002743
Publication Date: 11.04.2002 International Filing Date: 21.06.2001
Chapter 2 Demand Filed:    25.03.2002    
IPC:
G06F 9/30 (2006.01), G06F 9/318 (2006.01), G06F 9/38 (2006.01), G06F 9/48 (2006.01)
Applicants: ARM LIMITED [GB/GB]; 110 Fulbourn Road, Cherry Hinton, Cambridge CB1 9NJ (GB)
Inventors: NEVILL, Edward, Colles; (GB).
ROSE, Andrew, Christopher; (GB)
Agent: ROBINSON, Nigel, Alexander, Julian; D. Young & Co., 21 New Fetter Lane, London EC4A 1DA (GB)
Priority Data:
0024396.4 05.10.2000 GB
Title (EN) HARDWARE INSTRUCTION TRANSLATION WITHIN A PROCESSOR PIPELINE
(FR) TRADUCTION D'INSTRUCTIONS MATERIELLES DANS UN PIPELINE DE PROCESSEUR
Abstract: front page image
(EN)A processing system has an instruction pipeline (30) and a processor core. An instruction translator (42) for translating non-native instructions into native instruction operations is provided within the instruction pipeline downstream of the fetch stage (32). The instruction translator is able to generate multiple step sequences of native instruction operations in a manner that allows variable length native instruction operations sequences to be generated to emulate non-native instructions. The fetch stage is provided with a word buffer (62) that stores both a current instruction word and a next instruction word. Accordingly, variable length non-native instructions that span between instruction words read from the memory may be provided for immediate decode and multiple power consuming memory fetch avoided.
(FR)L'invention concerne un système de traitement comportant un pipeline (30) d'instructions et un coeur de processeur. Un traducteur (42) d'instructions, servant à traduire des instructions non exécutables en opérations d'instructions exécutables, est prévu dans le pipeline d'instructions en aval de l'étage d'extraction (32). Le traducteur d'instructions est capable de produire des séquences d'étapes multiples d'opérations d'instructions exécutables afin de permettre la production de séquences d'opérations d'instructions exécutables de longueur variable, destinées à émuler les instructions non exécutables. L'étage d'extraction comporte une mémoire-tampon (62) de mots qui stocke à la fois le mot d'instruction en cours et le mot d'instruction suivant. De cette manière, un décodage immédiat peut être appliqué aux instructions non exécutables de longueur variable qui se situent entre des mots d'instruction lus dans la mémoire, ce qui permet d'éviter de multiples extractions en mémoire gourmandes en énergie.
Designated States: CN, IL, IN, JP, KR, RU.
European Patent Office (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE, TR).
Publication Language: English (EN)
Filing Language: English (EN)