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1. WO2002019337 - MTJ MRAM SERIES-PARALLEL ARCHITECTURE

Publication Number WO/2002/019337
Publication Date 07.03.2002
International Application No. PCT/US2001/026571
International Filing Date 24.08.2001
Chapter 2 Demand Filed 26.02.2002
IPC
G11C 11/15 2006.01
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
11Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
02using magnetic elements
14using thin-film elements
15using multiple magnetic layers
CPC
G11C 11/15
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
11Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
02using magnetic elements
14using thin-film elements
15using multiple magnetic layers
H01L 27/228
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
27Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
22including components using galvano-magnetic effects, e.g. Hall effects; using similar magnetic field effects
222Magnetic non-volatile memory structures, e.g. MRAM
226comprising multi-terminal components, e.g. transistors
228of the field-effect transistor type
Applicants
  • MOTOROLA, INC. [US]/[US]
Inventors
  • NAJI, Peter, K.
  • DEHERRERA, Mark,
  • DURLAM, Mark,
Agents
  • KOCH, William, E.
Priority Data
09/649,11728.08.2000US
Publication Language English (EN)
Filing Language English (EN)
Designated States
Title
(EN) MTJ MRAM SERIES-PARALLEL ARCHITECTURE
(FR) ARCHITECTURE A MEMOIRE D'ACCES ALEATOIRE ET A JONCTION A EFFET TUNNEL MAGNETIQUE (MTJ MRAM) EN SERIE ET EN PARALLELE
Abstract
(EN)
Magnetic tunnel junction random access memory architecture in which an array of memory cells (18) is arranged in rows and columns (15) and each memory cell includes a magnetic tunnel junction (20, 22, 24, 26) and a control transistor (21, 23, 25, 27) connected in parallel. A control line (WL) is connected to the gate of each control transistor in a row of control transistors and a metal programming line (36-39) extending adjacent to each magnetic tunnel junction is connected to the control line in spaced apart intervals by vias. Further, groups (16,17) of memory cells in each column are connected in series to form local bit lines which are connected in parallel to global bit lines (19). The series-parallel configuration is read using a centrally located column to provide a reference signal and data from columns on each side of the reference column is compared to the reference signal or two columns in proximity are differentially compared.
(FR)
La présente invention concerne une architecture à mémoire d'accès aléatoire et à jonction à effet tunnel magnétique dans laquelle un réseau de cellules (16) mémoire est agencé en rangs et en colonnes (15), et chaque cellule mémoire comprend une jonction à effet tunnel magnétique (20, 22, 24, 26) et un transistor de commande (21, 23, 25, 27) connecté en parallèle. Un fil de commande est connecté à la porte de chaque transistor de commande dans un rang de transistors de commande, et un fil métallique (36-39) de programmation situé près de chaque jonction à effet tunnel magnétique est connecté à ce fil de commande dans des intervalles espacés de part et d'autre par des trous de connexion. Par ailleurs, des groupes (16, 17) de cellules mémoire dans chaque colonne sont connectées en série de façon à former des lignes de bits locales, lesquelles sont connectées en parallèle aux lignes (19) de bits globales. On lit cette configuration série-parallèle en utilisant une colonne située au centre de façon à fournir un signal de référence, et des données en provenances des colonnes situées de chaque côté de la colonne de référence sont comparées à ce signal de référence, ou deux colonnes proches sont comparées de façon différentielle.
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