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1. (WO2002009290) ANALOG PHASE LOCKED LOOP HOLDOVER
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2002/009290    International Application No.:    PCT/US2001/020936
Publication Date: 31.01.2002 International Filing Date: 02.07.2001
Chapter 2 Demand Filed:    25.02.2002    
IPC:
H03L 7/089 (2006.01), H03L 7/14 (2006.01), H03L 7/18 (2006.01)
Applicants: MARCONI COMMUNICATIONS, INC. [US/US]; 5900 Landerbrook Drive Cleveland, OH 44124 (US)
Inventors: BEAULIEU, Rejean; (CA)
Agent: FEELING, F., Drexel; Jones, Day, Reavis & Pogue North Point 901 Lakeside Avenue Cleveland, OH 44114 (US).
BRÜCKNER, Raimund; Jones, Day, Reavis & Pogue Hochhaus am Park Grüneburgweg 102 60323 Frankfurt (DE)
Priority Data:
09/625,698 26.07.2000 US
Title (EN) ANALOG PHASE LOCKED LOOP HOLDOVER
(FR) MECANISME DE MAINTIEN ANALOGIQUE POUR BOUCLE A VERROUILLAGE DE PHASE
Abstract: front page image
(EN)A phase locked loop (PLL) circuit is provided having: (1) a phase detector coupled to a reference clock signal and a feedback signal for generating positive and negative phase detection signals corresponding to the phase difference between the reference clock signal and the feedback signal; (2) an integrator coupled to the positive and negative phase detection signals for generating an output voltage proportional to the pulse width of either the positive or negative phase detection signals, the integrator including an operational amplifier having positive and negative inputs; (3) a voltage controlled oscillator coupled to the output voltage of the integrator for generating a local oscillator signal with an oscillation frequency proportional to the output voltage of the integrator; (4) a feedback circuit coupled to the local oscillator signal for generating the feedback signal; and (5) an analog holdover circuit for generating an input to the integrator when the phase detector stops receiving the reference clock signal.
(FR)L'invention concerne un circuit à boucle à verrouillage de phase (PLL) comprenant (1) un détecteur de phase couplé à un signal d'horloge de référence et à un signal de réaction et destiné à générer des signaux de détection de phases positives et négatives correspondant au déphasage entre le signal d'horloge de référence et le signal de réaction, (2) un intégrateur couplé aux signaux de détection de phases positives et négatives destiné à générer une tension de sortie proportionnelle à la largeur d'impulsion de l'un des signaux de détection de phases positives ou négatives, (3) un oscillateur à tension variable couplé à la tension de sortie de l'intégrateur et destiné à générer un signal d'oscillateur local avec une fréquence d'oscillation proportionnelle à la tension de sortie de l'intégrateur, (4) un circuit de réaction couplé au signal d'oscillateur local et destiné à générer le signal de réaction, et (5) un circuit de maintien analogique destiné à générer une entrée pour l'intégrateur lorsque le détecteur de phase cesse de recevoir le signal d'horloge de référence.
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EE, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NO, NZ, PL, PT, RO, RU, SD, SE, SG, SI, SK, SL, TJ, TM, TR, TT, TZ, UA, UG, UZ, VN, YU, ZA, ZW.
African Regional Intellectual Property Organization (GH, GM, KE, LS, MW, MZ, SD, SL, SZ, TZ, UG, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)