WIPO logo
Mobile | Deutsch | Español | Français | 日本語 | 한국어 | Português | Русский | 中文 | العربية |
PATENTSCOPE

Search International and National Patent Collections
World Intellectual Property Organization
Search
 
Browse
 
Translate
 
Options
 
News
 
Login
 
Help
 
Machine translation
1. (WO2002007980) INK JET PRINTHEAD WITH BALANCED ENERGY SUPPLY AT RESISTIVE ELEMENTS BY ADAPTED FET-CIRCUITS
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2002/007980    International Application No.:    PCT/US2001/002647
Publication Date: 31.01.2002 International Filing Date: 26.01.2001
Chapter 2 Demand Filed:    21.02.2002    
IPC:
B41J 2/14 (2006.01), B41J 2/155 (2006.01)
Applicants: HEWLETT-PACKARD COMPANY [US/US]; M/S 20BN 3000 Hanover Street Palo Alto, CA 94304-1112 (US)
Inventors: TORGERSON, Joseph, M.; (US).
HURST, David, M.; (US)
Agent: AUCIELLO, Lucinda; Hewlett-Packard Company Intellectual Property Administration M/S 35 P.O. Box 272400 Fort Collins, CO 80527-2400 (US)
Priority Data:
09/626,367 24.07.2000 US
Title (EN) INK JET PRINTHEAD WITH BALANCED ENERGY SUPPLY AT RESISTIVE ELEMENTS BY ADAPTED FET-CIRCUITS
(FR) TETE D'IMPRESSION A JET D'ENCRE AVEC ALIMENTATION D'ENERGIE EQUILIBREE AU NIVEAU D'ELEMENTS RESISTANTS PAR DES CIRCUITS FET ADAPTES
Abstract: front page image
(EN)An ink jet printhead (11, 12, 13) having FET drive circuits (85) that are configured to compensate for power trace (86, 181) parasitic resistances. The FEt drive circuits have drain regions of selected length in order to set an on-resistance of the FET drive circuits. In another embodiment the size of the FET circuits is selected.
(FR)La présente invention concerne une tête d'impression à jet d'encre (11, 12, 13) possédant des circuits (85) d'attaque FET qui sont agencés de façon à compenser les résistances parasites de tracé électrique (86, 18). Ces circuits d'attaque FET possèdent des régions drain de longueur sélectionnées de façon à placer une résistance à l'état passant sur ces circuits d'attaque FET. Dans un autre mode de réalisation de l'invention, la taille des circuits FET est sélectionnée.
Designated States: AU, BR, CA, CN, HU, IN, JP, KR, MX, PL, SG.
European Patent Office (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE, TR).
Publication Language: English (EN)
Filing Language: English (EN)