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1. (WO2002007316) VOLTAGE TOLERANT INPUT/OUTPUT CIRCUIT
Latest bibliographic data on file with the International Bureau   

Pub. No.: WO/2002/007316 International Application No.: PCT/US2001/040757
Publication Date: 24.01.2002 International Filing Date: 16.05.2001
IPC:
H03K 19/003 (2006.01)
Applicants: KAWA, Jamil[US/US]; US
NIMAIYAR, Rahul[IN/US]; US
SAWHNEY, Puneet[IN/US]; US
AWAD, Anwar[US/US]; US
ARTISAN COMPONENTS, INC.[US/US]; 1195 Bordeaux Drive Sunnyvale, CA 94089, US (AllExceptUS)
Inventors: KAWA, Jamil; US
NIMAIYAR, Rahul; US
SAWHNEY, Puneet; US
AWAD, Anwar; US
Agent: PENILLA, Albert, S.; Martine & Penilla, LLP Suite 170 710 Lakeway Drive Sunnyvale, CA 94085, US
Priority Data:
09/615,95914.07.2000US
Title (EN) VOLTAGE TOLERANT INPUT/OUTPUT CIRCUIT
(FR) CIRCUIT D'ENTREE/SORTIE SUPPORTANT LA TENSION
Abstract: front page image
(EN) The present invention provides a voltage tolerant input/output circuit configured to ensure proper interface tolerance between various close voltages in deep sub-micron circuits without any DC leakage. The voltage tolerant input/output circuit includes (1) an arbiter circuit (210) logically configured to ensure that a gate of a P-driver of the voltage tolerant input/output circuit is biased at the higher of an input/output voltage (VPAD) and an input/output supply voltage (VDDIO) when the P-driver (272) is tri-stated, (2) a bias circuit (240) logically configured to biased a floating N-well of the P-driver to ensure that no parasitic diodes formed between any source or drain of a p-device of the voltage tolerant input/output circuit and the N-well of the P-driver (272) is forward biased, and (3) a driver circuit comprising the P-driver (272).
(FR) La présente invention concerne un circuit d'entrée/sortie supportant la tension qui est configuré pour assurer une tolérance d'interface appropriée entre diverses tensions rapprochées dans des circuits de la profondeur du submicron sans aucune fuite de courant continu. Le circuit d'entrée/sortie supportant la tension comprend (1) un circuit arbitre (210) à configuration logique qui assure qu'une grille d'un circuit d'attaque P du circuit d'entrée/sortie supportant la tension est sollicitée à la tension maximale entre une tension d'entrée/sortie (VPAD) et une tension d'alimentation d'entrée/sortie (VDDIO) lorsque le circuit d'attaque P (272) est à trois états, (2) un circuit de polarisation (240) configuré logiquement pour polariser un puits à potentiel flottant du circuit d'attaque P afin d'assurer qu'aucune diode parasite formée entre une source ou un drain du dispositif p du circuit d'entrée/sortie supportant la tension et le puits N du circuit d'attaque P (272) n'est polarisée en sens direct, et (3) un circuit d'attaque comprenant le circuit d'attaque P (272).
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EE, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NO, NZ, PL, PT, RO, RU, SD, SE, SG, SI, SK, SL, TJ, TM, TR, TT, TZ, UA, UG, US, UZ, VN, YU, ZA, ZW
African Regional Intellectual Property Organization (ARIPO) (GH, GM, KE, LS, MW, MZ, SD, SL, SZ, TZ, UG, ZW)
Eurasian Patent Office (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (EPO) (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GW, ML, MR, NE, SN, TD, TG)
Publication Language: English (EN)
Filing Language: English (EN)