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1. (WO2002003266) METHOD FOR DESIGN AND LAYOUT OF INTEGRATED CIRCUITS
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2002/003266    International Application No.:    PCT/US2001/021162
Publication Date: 10.01.2002 International Filing Date: 02.07.2001
Chapter 2 Demand Filed:    30.01.2002    
IPC:
G06F 17/50 (2006.01)
Applicants: INFINEON TECHNOLOGIES NORTH AMERICA CORP. [US/US]; 1730 North First Street San Jose, CA 95112-4508 (US)
Inventors: FRANKOWSKY, Gerd; (DE)
Agent: BRADEN, Stanton, C.; Siemens Corporation Intellectual Property Dept. 186 Wood Ave. South Iselin, NJ 08830 (US).
EPPING HERMANN & FISHER; Postfach 12 10 26 D-80034 München (DE)
Priority Data:
09/608,542 30.06.2000 US
Title (EN) METHOD FOR DESIGN AND LAYOUT OF INTEGRATED CIRCUITS
(FR) PROCEDE DE CONCEPTION ET D'IMPLANTATION DE CIRCUITS INTEGRES
Abstract: front page image
(EN)A method, which improves the design, layout, and performance of a very large scale integrated circuit (VLSI) having a plurality of blocks and having parasitic elements, includes initially designing each of the blocks in separate parallel efforts; initially simulating each block design; and making extractions of parasitic elements identified in each block and storing the information thus obtained in a database common to all blocks. The method further includes back annotating the parasitic extractions on a continual basis to each of the blocks to benefit the initial design, simulation, and subsequent steps; making a layout with parasitic extractions for each block design after successful simulation thereof; making a full chip layout with parasitic extraction; and simulating with back annotation of parasitic elements the full chip layout to optimize the design thereof.
(FR)Procédé servant à améliorer la conception, l'implantation et la capacité d'un circuit intégré à très grande échelle (VLSI) possédant une pluralité de blocs et comportant des éléments parasites, ce qui consiste initialement à concevoir chacun des blocs de façon séparée et parallèle, à simuler chaque conception de bloc et à extraire des éléments parasites identifiés dans chaque bloc, puis à mémoriser les informations obtenues dans une base de données commune à la totalité des blocs. Ce procédé consiste, de plus, à reporter la notation des extractions parasites sur une base continue pour chacun des blocs afin de tirer avantage de la conception initiale, de la simulation et des étapes suivantes, à élaborer une implantation comportant des extractions parasites pour chaque conception de bloc après la simulation réussie de ce dernier, à réaliser une implantation totale de puce avec extraction parasite et à simuler au moyen de l'annotation des éléments parasites, l'implantation totale de la puce afin d'en optimiser la conception.
Designated States: JP, KR.
European Patent Office (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE, TR).
Publication Language: English (EN)
Filing Language: English (EN)