WIPO logo
Mobile | Deutsch | Español | Français | 日本語 | 한국어 | Português | Русский | 中文 | العربية |
PATENTSCOPE

Search International and National Patent Collections
World Intellectual Property Organization
Search
 
Browse
 
Translate
 
Options
 
News
 
Login
 
Help
 
Machine translation
1. (WO2001091296) BLOCK RAM HAVING MULTIPLE CONFIGURABLE WRITE MODES FOR USE IN A FIELD PROGRAMMABLE GATE ARRAY
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2001/091296    International Application No.:    PCT/US2001/016113
Publication Date: 29.11.2001 International Filing Date: 17.05.2001
Chapter 2 Demand Filed:    19.11.2001    
IPC:
G11C 7/10 (2006.01), G11C 8/16 (2006.01), H03K 19/177 (2006.01)
Applicants: XILINX, INC. [US/US]; 2100 Logic Drive San Jose, CA 95124 (US)
Inventors: PANG, Raymond, C.; (US).
YOUNG, Steven, P.; (US)
Agent: CHANROO, Keith, A.; Xilinx, Inc. 2100 Logic Drive San Jose, CA 95124 (US)
Priority Data:
09/574,300 19.05.2000 US
Title (EN) BLOCK RAM HAVING MULTIPLE CONFIGURABLE WRITE MODES FOR USE IN A FIELD PROGRAMMABLE GATE ARRAY
(FR) BLOC DE MEMOIRE RAM A PLUSIEURS MODES ECRITURE CONFIGURABLES A UTILISER DANS UN RESEAU DE PORTES PROGRAMMABLE PAR L'UTILISATEUR
Abstract: front page image
(EN)A dedicated block random access memory (RAM) is provided for a programmable logic device (PLD), such as a field programmable gate array (FPGA). The block RAM includes a memory cell array and control logic that is configurable to select one of a plurality of write modes for accessing the memory cell array. In one embodiment, the write modes include a write with write-back mode, a write without write-back mode, and a read then write mode. The control logic selects the write mode in response to configuration bits stored in corresponding configuration memory cells of the PLD. The configuration bits are programmed during configuration of the PLD. In one variation, the control logic selects the write mode in response to user signals. In a particular embodiment, the block RAM is a dual-port memory having a first port and a second port. In this embodiment, the first and second ports can be independently configured to have different (or the same) write modes. The widths of the first and second ports can also be independently configured.
(FR)L'invention concerne un bloc de mémoire à accès aléatoire (RAM) spécialisé étant mis en place pour un dispositif logique programmable (PLD), tel qu'un réseau de portes programmable par l'utilisateur (FPGA). Le bloc de mémoire RAM comprend un réseau de cellules mémoire et une logique de commande pouvant être configurée pour sélectionner un mode écriture parmi plusieurs modes écriture permettant l'accès au réseau de cellules mémoire. Dans un mode de réalisation, les modes écriture comprennent une écriture à mode réécriture, une écriture sans mode réécriture, ainsi qu'un mode lecture-écriture. La logique de commande sélectionne le mode écriture en réponse aux bits de configuration stockés dans les cellules mémoire de configuration correspondantes du PLD. Les bits de configuration sont programmés pendant la configuration du PLD. Dans un autre mode de réalisation, la logique de commande sélectionne le mode écriture en réponse aux signaux utilisateur. Dans un mode de réalisation particulier, le bloc de mémoire RAM est une mémoire à deux ports présentant un premier et un second port. Dans ce mode de réalisation, les premier et second ports peuvent être configurés de façon indépendante, de manière à présenter différents (ou les mêmes) modes écriture. Les largeurs des premier et second port peuvent être également configurées de manière indépendante.
Designated States: CA, JP.
European Patent Office (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE, TR).
Publication Language: English (EN)
Filing Language: English (EN)