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1. (WO2001088725) SHARED BUS INTERFACE FOR DIGITAL SIGNAL PROCESSOR
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2001/088725    International Application No.:    PCT/US2001/008855
Publication Date: 22.11.2001 International Filing Date: 20.03.2001
IPC:
G06F 12/08 (2006.01), G06F 13/42 (2006.01)
Applicants: KONINKLIJKE PHILIPS ELECTRONICS N.V. [NL/NL]; Groenewoudseweg 1 NL-5621 BA Eindhoven (NL).
PHILIPS ELECTRONICS NORTH AMERICA CORPORATION [US/US]; 1000 West Maude Avenue Sunnyvale, CA 94086-2810 (US) (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE, TR only)
Inventors: DUBOC, Jean, François; (FR)
Agent: STINEBRUNER, Scott, A.; Wood, Herron & Evans, LLP 2700 Carew Tower Cincinnati, OH 45202 (US)
Priority Data:
09/571,191 16.05.2000 US
Title (EN) SHARED BUS INTERFACE FOR DIGITAL SIGNAL PROCESSOR
(FR) INTERFACE DE BUS COMMUN POUR PROCESSEUR DE SIGNAUX NUMERIQUES
Abstract: front page image
(EN)A circuit arrangement and method reduce the number of interconnects required for a digital signal processor (12) by utilizing a shared bus (19) to interconnect the digital signal processor (12) to both a program memory (20) and at least one external device (24). An instruction cache (26) is utilized to cache selected instructions from a DSP program such that, whenever a cached copy of a DSP program instruction is available in the instruction cache (26), the cached copy can be fetched from the instruction cache (26) instead of the program memory (20), thereby freeing the shared bus (19) for performing an access to the external device (24). Caching of instructions and subsequent freeing of the shared bus (19) for external device access may be conditioned on detection of a loop, whereby instructions from the loop are cached in the instruction cache (26) and fetched during subsequent passes through the loop.
(FR)L'invention concerne une configuration de circuits et un procédé permettant de réduire le nombre d'interconnexions nécessaires dans un processeur de signaux numériques (12) grâce à l'utilisation d'un bus commun (19) conçu pour connecter le processeur (12) à la fois à la mémoire programme (20) et à au moins un dispositif externe (24). Une antémémoire d'instruction (26) est utilisée pour placer en antémémoire des instructions sélectionnées transmises par un programme de traitement de signaux numériques de telle sorte que, lorsque une copie en antémémoire d'une instruction du programme de traitement de signaux numérique est disponible dans l'antémémoire (26), cette copie puisse être prélevée dans l'antémémoire (26) plutôt que dans la mémoire programme (20). Ce processus permet ainsi de libérer le bus commun (19) pour accéder au dispositif externe (24). La mise en antémémoire des instructions et la libération ultérieure du bus commun (19) pour accéder au dispositif externe, peuvent être conditionnées par la détection d'une boucle. Les instructions provenant de la boucle sont placées en antémémoire dans l'antémémoire (26) puis prélevées pendant les passages ultérieurs à travers la boucle.
Designated States: CN, JP, KR.
European Patent Office (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE, TR).
Publication Language: English (EN)
Filing Language: English (EN)