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1. (WO2001086812) FPGA LOOKUP TABLE WITH HIGH SPEED READ DECODER
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2001/086812    International Application No.:    PCT/US2001/011308
Publication Date: 15.11.2001 International Filing Date: 06.04.2001
Chapter 2 Demand Filed:    03.12.2001    
IPC:
H03K 19/173 (2006.01), H03K 19/177 (2006.01)
Applicants: XILINX, INC. [US/US]; 2100 Logic Drive San Jose, CA 95124 (US)
Inventors: CARBERRY, Richard, A.; (US).
YOUNG, Steven, P.; (US).
BAUER, Trevor, J.; (US)
Agent: CHANROO, Keith, A.; Xilinx, Inc. 2100 Logic Drive San Jose, CA 95124 (US)
Priority Data:
09/566,052 05.05.2000 US
Title (EN) FPGA LOOKUP TABLE WITH HIGH SPEED READ DECODER
(FR) TABLE DE RECHERCHE FPGA À DÉCODEUR DE LECTURE HAUTE VITESSE
Abstract: front page image
(EN)A fast, space-efficient lookup table (LUT) for programmable logic devices (PLDs) in which the write decoder, read decoder and memory block of the LUT are modified to improve performance while providing a highly efficient layout. Both the write decoder and the read decoder are controlled by LUT input signals, and data signals are transmitted directly to each memory circuit of the memory block (i.e., without passing through the write decoder). The read decoder includes a multiplexing circuit made up of a series of multiplexers that are directly controlled by the input signals received from the interconnect resources of the PLD. In one embodiment, a configurable logic block is provided with a single write decoder that is shared by a first LUT and second LUT.
(FR)L'invention concerne une table de recherche rapide occupant l'espace efficacement et convenant pour des unités logiques programmables dans lesquelles le décodeur d'écriture, le décodeur de lecture et le bloc mémoire de la table de recherche sont modifiés afin d'améliorer le rendement de cette dernière, tout en permettant une disposition hautement performante. Tant le décodeur d'écriture que le décodeur de lecture sont commandés par des signaux d'entrée de la table de recherche et des signaux de données sont directement transmis à chaque circuit de mémoire du bloc mémoire (c'est-à-dire, sans passer par le décodeur d'écriture). Le décodeur de lecture comprend un circuit de multiplexage constitué d'une série de multiplexeurs directement commandés par les signaux d'entrée reçus des ressources d'interconnexion de l'unité logique programmable. Dans un mode de réalisation, un bloc logique configurable est pourvu d'un seul décodeur d'écriture partagé par une première table de recherche et par une seconde table de recherche.
Designated States: CA, JP.
European Patent Office (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE, TR).
Publication Language: English (EN)
Filing Language: English (EN)