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1. (WO2001086447) PERFORMANCE MONITOR SYSTEM AND METHOD SUITABLE FOR USE IN AN INTEGRATED CIRCUIT
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2001/086447    International Application No.:    PCT/US2001/009872
Publication Date: 15.11.2001 International Filing Date: 28.03.2001
Chapter 2 Demand Filed:    07.12.2001    
IPC:
G06F 11/34 (2006.01)
Applicants: MOTOROLA, INC. [US/US]; 1303 East Algonquin Road Schaumburg, IL 60196 (US)
Inventors: GONZALES, David, R.; (US).
BRANSON, Brian, D.; (US).
GUMULJA, Jimmy; (US).
MOYER, William, C.; (US)
Agent: GODDARD, Patricia; MOTOROLA CORPORATE LAW DEPARTMENT 7700 West Parmer Lane TX32/PL02 Austin, TX 78729 (US)
Priority Data:
09/567,973 10.05.2000 US
Title (EN) PERFORMANCE MONITOR SYSTEM AND METHOD SUITABLE FOR USE IN AN INTEGRATED CIRCUIT
(FR) SYSTEME CONTROLEUR DE FONCTIONNEMENT ET PROCEDE POUVANT ETRE MIS EN OEUVRE DANS UN CIRCUIT INTEGRE
Abstract: front page image
(EN)A performance monitor system includes a core processor (115), a core processor associated device, such as a cache (123), and first logic, such as performance logic (127). The core processor (115) is operable to execute information. The core processor associated device provides a first signal (CACHE_PERF), which defines performance of the core processor associated device (123) during operation of the core processor (115). The first logic (127) is coupled to the core processor associated device (123) and monitors the first signal (CACHE_PERF) in response to a second signal (WPT0,1), which defines a match of user-settable attributes associated with the operation of the core processor (115).
(FR)L'invention concerne un système contrôleur de fonctionnement, qui comprend un processeur central (115), un dispositif associé au processeur central, tel qu'une antémémoire (123), et une première logique, telle qu'une logique de contrôle de fonctionnement (127). Le processeur central (115) fonctionne pour exécuter des informations. Le dispositif associé au processeur central (123) produit un premier signal (CACHE PERF) définissant son propre rendement pendant le fonctionnement du processeur central (115). La première logique (127) est couplée au dispositif associé au processeur central (123) et contrôle le premier signal (CACHE PERF) en réponse à un second signal (WPT0,1), lequel définit une correspondance d'attributs configurables par l'utilisateur associée au fonctionnement du processeur central (115).
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, BZ, CA, CH, CN, CR, CU, CZ, DE, DK, DM, DZ, EE, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NO, NZ, PL, PT, RO, RU, SD, SE, SG, SI, SK, SL, TJ, TM, TR, TT, TZ, UA, UG, UZ, VN, YU, ZA, ZW.
African Regional Intellectual Property Organization (GH, GM, KE, LS, MW, MZ, SD, SL, SZ, TZ, UG, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)