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1. (WO2001082528) MECHANISM FOR EFFICIENT SCHEDULING OF COMMUNICATION FLOWS
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2001/082528    International Application No.:    PCT/US2001/013105
Publication Date: 01.11.2001 International Filing Date: 23.04.2001
Chapter 2 Demand Filed:    15.11.2001    
IPC:
H04L 12/56 (2006.01)
Applicants: SUN MICROSYSTEMS, INC. [US/US]; 901 San Antonio Road Palo Alto, CA 94303 (US)
Inventors: WARD, Kenneth, A.; (US)
Agent: KOWERT, Robert, C.; Conley, Rose & Tayon, P.C. P.O. Box 398 Austin, TX 78767-0398 (US).
HARRIS Ian Richard et al.; D YOUNG & CO Briton House, Briton Street Southampton,SO14 3EB (GB)
Priority Data:
09/553,966 21.04.2000 US
Title (EN) MECHANISM FOR EFFICIENT SCHEDULING OF COMMUNICATION FLOWS
(FR) MECANISME D'ORDONNANCEMENT EFFICACE DE FLUX DE COMMUNICATION
Abstract: front page image
(EN)A system for servicing communication queues may include memory configured to store a hierarchical channel map having a plurality of levels wherein each bit of the lowest level is mapped to a different one of a plurality of communication channels and wherein each bit of each higher level is mapped to a group of bits at the next lower level. The system may include a host adapter configured to maintain the hierarchical bitmap wherein each bit at the lowest level is set if the channel to which it is mapped has a pending communication request and is cleared if not. Each bit of each higher level is set if at least one bit is set in the lower level group to which is mapped and cleared if not. The host adapter may be configured to examine the hierarchical bitmap in order to determine a next one of the communication channels to service. At each level of the hierarchical channel map a service mask may be provided to track which bits have already been traversed at that level. Multiple such service masks may be provided at each level to support different service classes.
(FR)L'invention concerne un système permettant de traiter des files d'attentes de communication, qui peut comprendre une mémoire conçue pour stocker une matrice hiérarchique de canaux, la matrice ayant plusieurs niveaux et où chaque bit du niveau inférieur est appliqué à un canal de communication différent et où chaque bit du niveau supérieur est appliqué à un groupe de bits au niveau inférieur suivant. Le système peut comporter un adaptateur hôte conçu pour mettre à jour la matrice de bits hiérachique, où chaque bit au niveau le plus bas est paramétré si le canal auquel il est appliqué présente une demande de communication en suspens et effacé dans le cas contraire. Chaque bit du niveau supérieur est paramétré si au moins un bit est paramétré dans le groupe de niveau inférieur auquel il est appliqué et, dans le cas contraire, le bit est effacé. L'adaptateur hôte peut être conçu pour examiner la matrice de bits hiérarchique afin de déterminer le canal de communication suivant à traiter. A chaque niveau du canal hiérarchique un masque de traitement peut être fourni afin de détecter quels bits ont déjà été traversés à ce niveau. De nombreux masques peuvent être fournis à chaque niveau pour supporter différentes classes de traitement.
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, BZ, CA, CH, CN, CR, CU, CZ, DE, DK, DM, DZ, EE, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NO, NZ, PL, PT, RO, RU, SD, SE, SG, SI, SK, SL, TJ, TM, TR, TT, TZ, UA, UG, UZ, VN, YU, ZA, ZW.
African Regional Intellectual Property Organization (GH, GM, KE, LS, MW, MZ, SD, SL, SZ, TZ, UG, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)