WIPO logo
Mobile | Deutsch | Español | Français | 日本語 | 한국어 | Português | Русский | 中文 | العربية |
PATENTSCOPE

Search International and National Patent Collections
World Intellectual Property Organization
Search
 
Browse
 
Translate
 
Options
 
News
 
Login
 
Help
 
Machine translation
1. (WO2001082374) PRECISION GRID STANDOFF FOR OPTICAL COMPONENTS ON OPTO-ELECTRONIC DEVICES
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2001/082374    International Application No.:    PCT/US2001/013029
Publication Date: 01.11.2001 International Filing Date: 23.04.2001
Chapter 2 Demand Filed:    20.11.2001    
IPC:
G02B 6/38 (2006.01), G02B 6/42 (2006.01), G02B 6/43 (2006.01)
Applicants: TERACONNECT, INC. [US/US]; Teraconnect, Inc. 98 Spit Brook Road, Suite 300 Nashua, NH 03062 (US)
Inventors: WILLIAMS, Richard; (US).
DUDDOFF, Gregory; (US).
OLSON, Ronald; (US)
Agent: MAINE, Vernon; Maine & Asmus P.O. Box 3445 Nashua, NH 03061-3445 (US)
Priority Data:
60/199,099 21.04.2000 US
Title (EN) PRECISION GRID STANDOFF FOR OPTICAL COMPONENTS ON OPTO-ELECTRONIC DEVICES
(FR) DISPOSITIF D'ESPACEMENT DE PRECISION DE TYPE GRILLE POUR COMPOSANTS OPTIQUES DISPOSES SUR DES DISPOSITIFS OPTOELECTRONIQUES
Abstract: front page image
(EN)In a method for incorporating an optical connector standoff structure in a semiconductor opto-electronic interface apparatus, an optical array chip (60) is flip-chip bonded to ASIC substrate (50), and electrically connected to its supporting circuitry through compressively joined solder bump sets (57 and 67). Flowable epoxy hardener material (70) is applied to underfill between the surfaces of chip (60) and the ASIC surface, surrounding the bump contact sets and filling a standoff cavity system that had been etched in the electrical interface side of chip (60) to a depth greater than electrical layer (66) of chip (60) by the amount of the pre-determined standoff height, prior to application of its bump contacts. Standoff grid (72) and individual optical devices (69) are exposed after lapping and etching of the optical interface side of chip (60) down to the level of electrical layer (66). The grid structure may have other forms, such as a vertical perimeter standoff ridge surrounding chip (60) or penetrating electrical layer (66), or a distributed pattern of vertical posts or wall sections penetrating electrical layer (66).
(FR)L'invention se rapporte à un procédé d'intégration d'une structure d'espacement de connecteurs optiques dans un appareil à interface optoélectronique à semi-conducteurs. Ledit procédé consiste à effectuer une connexion par billes pour souder une puce (60) à réseau optique sur un substrat ASIC (50), et à relier électriquement la puce à ses circuits de support au moyen d'ensembles (57 et 67) à bossages de soudure assemblés par compression. Une matière fluidifiable de durcissement à base d'époxy (70) est appliquée sur la zone comportant une insuffisance de métal fondu située entre les surfaces de la puce (60) et la surface ASIC, entourant les ensembles de contacts à bossages et remplissant un système à cavité d'espacement qui a été gravé sur le coté d'interface électrique de la puce (60) sur une profondeur supérieure à la couche électrique (66) de la puce (60), d'une valeur correspondant à la hauteur d'espacement préétabli, avant l'application de ses contacts à bossages. La grille d'espacement (72) et les dispositifs optiques individuels (69) sont exposés après rodage et gravure du côté d'interface optique de la puce (60) jusqu'au niveau de la couche électrique (66). La structure de grille peut prendre d'autres formes, telles qu'une crête d'espacement périphérique verticale entourant la puce (60) ou pénétrant dans la couche électrique (66), ou un motif réparti de montants verticaux ou de sections de parois pénétrant dans la couche électrique (66).
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, BZ, CA, CH, CN, CR, CU, CZ, DE, DK, DM, DZ, EE, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NO, NZ, PL, PT, RO, RU, SD, SE, SG, SI, SK, SL, TJ, TM, TR, TT, TZ, UA, UG, UZ, VN, YU, ZA, ZW.
African Regional Intellectual Property Organization (GH, GM, KE, LS, MW, MZ, SD, SL, SZ, TZ, UG, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)