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1. (WO2001082359) METHOD OF MAKING A SEMICONDUCTOR DEVICE HAVING A RECESSED INSULATING LAYER OF VARYING THICKNESS
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2001/082359    International Application No.:    PCT/EP2001/004187
Publication Date: 01.11.2001 International Filing Date: 12.04.2001
IPC:
H01L 21/336 (2006.01), H01L 29/06 (2006.01), H01L 29/417 (2006.01), H01L 29/423 (2006.01), H01L 29/78 (2006.01)
Applicants: KONINKLIJKE PHILIPS ELECTRONICS N.V. [NL/NL]; Groenewoudseweg 1 NL-5621 BA Eindhoven (NL)
Inventors: HUETING, Raymond, J., E.; (NL).
TIMMERLING, Cornelis, E.; (NL).
MAAS, Henricus, G., R.; (NL)
Agent: STEVENS, Brian, T.; Internationaal Octrooibureau B.V. Prof Holstlaan 6 NL-5656 AA Eindhoven (NL)
Priority Data:
0010041.2 26.04.2000 GB
Title (EN) METHOD OF MAKING A SEMICONDUCTOR DEVICE HAVING A RECESSED INSULATING LAYER OF VARYING THICKNESS
(FR) FABRICATION DE DISPOSITIF SEMI-CONDUCTEUR A TRANCHEES
Abstract: front page image
(EN)In the manufacture of semiconductor devices that have an electrode (11) or a connection region (41) in an insulated trench (20), for example a trench-gate MOSFET on a bipolar transistor, process steps are performed to line the trench walls with a lower insulating layer (21) in a lower part of the trench and with a thicker upper insulating layer (22) in an upper part of the trench. The steps include: (a) etching the trench (20); (b) providing the lower insulating layer (21) on the trench walls; (c) depositing on the lower insulating layer (21) a further layer (51) of a different material; (d) depositing on the further layer (51) a filler material (52) that is of a different material from the further layer (51); (e) etching away the further layer (51) from the upper part of the trench walls while using the filler material (52) as an etchant mask, so as to form a space (50) adjacent to the upper part of the trench walls while leaving the further layer (51) in the lower part of the trench; and (f) providing the thicker upper insulating layer (22) in the space (50) adjacent to the upper part of the trench walls.
(FR)Dans la fabrication de dispositifs semi-conducteurs qui possèdent une électrode (11, 41) dans une tranchée isolée (20), par exemple dans MOSFET à portes et tranchées, le traitement est appliqué par étapes pour recouvrir les murs des tranchées avec une couche isolante inférieure (21) dans la partie inférieure de la tranchée et avec une couche isolante supérieure (22) dans la partie supérieure de la tranchée. Ces étapes consistent en ce qui suit: (a) graver la tranchée (20); (b) créer une couche isolante inférieure (21) sur les murs des tranchées; (c) déposer sur la couche isolante inférieure (21) une couche supplémentaire (51) d'un matériau différent; (d) déposer sur la couche supplémentaire (51) du matériau de remplissage (52) constitué d'un matériau différent de la couche supplémentaire (51); (e) graver la couche supplémentaire (51) depuis la partie supérieure des murs des tranchées en utilisant le matériau de remplissage (52) comme masque de gravure, de manière à former un espace (50) adjacent à la partie supérieure des murs des tranchées tout en laissant la couche supplémentaire (51) dans la partie inférieure de la tranchée; et (f) créer une couche isolante supérieure épaisse (22) dans l'espace (50) adjacent à la partie supérieure des murs des tranchées.
Designated States: JP.
European Patent Office (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE, TR).
Publication Language: English (EN)
Filing Language: English (EN)