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1. (WO2001039254) CONTINUOUS APPLICATION AND DECOMPRESSION OF TEST PATTERNS TO A CIRCUIT-UNDER-TEST
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2001/039254    International Application No.:    PCT/US2000/042211
Publication Date: 31.05.2001 International Filing Date: 15.11.2000
Chapter 2 Demand Filed:    07.06.2001    
IPC:
G01R 31/3181 (2006.01), G01R 31/3183 (2006.01), G01R 31/3185 (2006.01)
Applicants: MENTOR GRAPHICS CORPORATION [US/US]; 8005 S.W. Boeckman Road, Wilsonville, OR 97070-7777 (US)
Inventors: RAJSKI, Janusz; (US).
TYSZER, Jerzy; (PL).
KASSAB, Mark; (US).
MUKHERJEE, Nilanjan; (US)
Agent: BECKER, Mark, L.; Klarquist, Sparkman, Campbell, Leigh & Whinston, LLP, One World Trade Center, Suite 1600, 121 S.W. Salmon Street, Portland, OR 97204 (US).
SCOTTI, Robert, F.; Klarquist, Sparkman, Campbell, Leigh & Whinston, L, LP, Suite 1600, One World Trade Center, 121 S.W. Salmon Street, Portland, OR 97204 (US)
Priority Data:
60/167,131 23.11.1999 US
09/620,021 20.07.2000 US
Title (EN) CONTINUOUS APPLICATION AND DECOMPRESSION OF TEST PATTERNS TO A CIRCUIT-UNDER-TEST
(FR) APPLICATION CONTINUE ET DECOMPRESSION DE CONFIGURATION D'ESSAI A UN CIRCUIT EN COURS D'ESSAI
Abstract: front page image
(EN)A method for applying test patterns to scan chains (26) in a circuit-under-test (24). The method includes providing a compressed test pattern (32) of bits; decompressing the compressed test pattern into a decompressed test pattern of bits as the compressed test pattern is being provided; and applying the decompressed test pattern to scan chains of the circuit-under-test. The actions of providing the compressed test pattern, decompressing the compressed test pattern, and applying the decompressed pattern are performed synchronously at the same or different clock rates, depending on the way in which the decompressed bits are to be generated. A circuit that performs the decompression includes a decompressor (36)such as a linear finite state machine adapted to receive a compressed test pattern of bits. The decompressor decompresses the test pattern into a decompressed test pattern of bits as the compressed test pattern is being received. The circuit further includes scan chains for testing circuit logic, the scan chains coupled to the decompressor and adapted to receive the decompressed test pattern.
(FR)La présente invention concerne un procédé permettant d'appliquer des configurations d'essai destinées à balayer des chaînes dans un circuit en cours d'essai. Ce procédé consiste à prendre une configuration d'essai compressée de bits, à décompresser cette configuration d'essai compressée en une configuration d'essai décompressée de bits lorsque cette configuration d'essai compressée est fournie, et à appliquer cette configuration d'essai décompressée de façon à balayer des chaînes du circuit en cours de test. Ces étapes sont réalisées de façon synchronisée aux mêmes vitesses d'horloge ou à des vitesses différentes, en fonction de la manière dont les bits décompressés seront générés. Un circuit qui réalise cette décompression comprend un décompresseur tel qu'une machine d'états-finis linéaire adaptée pour recevoir des bits de configuration d'essai décompressés. Ce décompresseur décompresse la configuration d'essai en une configuration d'essai décompressée de bits lorsque la configuration d'essai compressée est reçue. Le circuit comprend aussi des chaînes de balayage destinées à essayer une logique de circuit, ces chaînes de balayage étant couplées au décompresseur et adaptées pour recevoir la configuration d'essai décompressée.
Designated States: JP.
European Patent Office (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE, TR).
Publication Language: English (EN)
Filing Language: English (EN)