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1. (WO2001038981) TEST PATTERN COMPRESSION FOR AN INTEGRATED CIRCUIT TEST ENVIRONMENT
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2001/038981    International Application No.:    PCT/US2000/031377
Publication Date: 31.05.2001 International Filing Date: 15.11.2000
Chapter 2 Demand Filed:    07.06.2001    
IPC:
G01R 31/3183 (2006.01), G01R 31/3185 (2006.01)
Applicants: MENTOR GRAPHICS CORPORATION [US/US]; 8005 S.W. Boeckman Road, Wilsonville, OR 97070-7777 (US)
Inventors: RAJSKI, Janusz; (US).
TYSZER, Jerzy; (PL).
KASSAB, Mark; (US).
MUKHERJEE, Nilanjan; (US)
Agent: BECKER, Mark, L.; Klarquist, Sparkman, Campbell, Leigh & Whinston, LLP, One World Trade Center, Suite 1600, 121 SW Salmon Street, Portland, OR 97204 (US)
Priority Data:
60/167,446 23.11.1999 US
09/619,985 20.07.2000 US
Title (EN) TEST PATTERN COMPRESSION FOR AN INTEGRATED CIRCUIT TEST ENVIRONMENT
(FR) COMPRESSION DE SEQUENCES DE TEST POUR ENVIRONNEMENT DE TEST DE CIRCUITS INTEGRES
Abstract: front page image
(EN)A method for compressing test patterns to be applied to scan chains in a circuit under test. The method includes generating symbolic expressions that are associated with scan cells within the scan chains. The symbolic expressions are created by assigning variables to bits on external input channels supplied to the circuit under test (60). Using symbolic simulation, the variables are applied to a decompressor to obtain the symbolic expressions. A test cube is created using a deterministic pattern that assigns values to the scan cells to test faults within the integrated circuit (60). A set of equations is formulated by equating the assigned values in the test cube to the symbolic expressions associated with the corresponding scan cell (64). The equations are solved to obtain the compressed test pattern (66).
(FR)L'invention concerne un procédé de compression de séquences de test destinées à être appliquées à des chaînes de balayage d'un circuit testé. Le procédé comporte les étapes consistant à produire des expressions symboliques qui sont associées à des cellules de balayage situées dans les chaînes de balayage. Les expressions symboliques sont produites par l'affectation de variables à des bits sur des canaux d'entrée externes fournis au circuit testé (60). A l'aide d'une simulation symbolique, les variables sont appliquées à un décompresseur pour obtenir les expressions symboliques. Un cube de test est produit à l'aide d'un motif déterministe qui affecte des valeurs aux cellules de balayage pour tester des erreurs dans le circuit intégré (60). Un ensemble d'équations est formulé par établissement d'une égalité entre les valeurs affectées du cube de test et les expressions symboliques associées à la cellule de balayage (64) correspondante. Les équations sont résolues pour obtenir le motif de test comprimé (66).
Designated States: JP.
European Patent Office (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE, TR).
Publication Language: English (EN)
Filing Language: English (EN)