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1. (WO2001037428) ZERO-DELAY BUFFER CIRCUIT FOR A SPREAD SPECTRUM CLOCK SYSTEM AND METHOD THEREFOR
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2001/037428    International Application No.:    PCT/KR2000/001291
Publication Date: 25.05.2001 International Filing Date: 11.11.2000
Chapter 2 Demand Filed:    14.06.2001    
IPC:
G06F 1/10 (2006.01), H03L 7/07 (2006.01), H03L 7/081 (2006.01), H03L 7/089 (2006.01), H03L 7/23 (2006.01), H04B 15/04 (2006.01)
Applicants: NEOMICROS INC. [KR/KR]; Samjin Building, 217-3, Nonhyun-dong, Kangnam-gu, Seoul 135-010 (KR)
Inventors: PARK, Joonbae; (KR)
Agent: CHU, Sung, Min; Seoul Building, 114-31, Uni-dong, Chongro-ku, Seoul 110-350 (KR)
Priority Data:
09/442,751 18.11.1999 US
Title (EN) ZERO-DELAY BUFFER CIRCUIT FOR A SPREAD SPECTRUM CLOCK SYSTEM AND METHOD THEREFOR
(FR) CIRCUIT TAMPON A RETARD NUL POUR SYSTEME D'HORLOGE A ETALEMENT DU SPECTRE, ET PROCEDE CORRESPONDANT
Abstract: front page image
(EN)A clock recovery circuit and a method for reduced electromagnetic emission (EMI) and increasing an attainable clock frequency includes a spread spectrum clock (SSC) generator that receives an input clock signal and generates a frequency-modulated clock signal, and a zero-delay buffer circuit that receives and buffers said modulated clock frequency signed to generate an output clock signal. The frequency-modulated clock signal and the output clock signal are phase-aligned such that there is no phase difference between the output clock signal and the modulated frequency clock signal. The clock recovery circuit also includes a delay-locked loop (DLL) circuit that reduces related art jitter and skew characteristics, and a phase detector circuit that eliminates phase ambiguity problems of a related art phase detector.
(FR)L'invention concerne un circuit de récupération d'horloge ainsi qu'un procédé destiné à réduire les émissions électromagnétiques et à augmenter une fréquence d'horloge réalisable. Ledit circuit comprend un générateur d'horloge à étalement du spectre, qui reçoit un signal d'horloge d'entrée et génère un signal d'horloge modulé en fréquence, et un circuit tampon à retard nul qui reçoit et adapte ledit signal d'horloge modulé en fréquence pour générer un signal d'horloge de sortie. Le signal d'horloge modulé en fréquence et le signal d'horloge de sortie sont subissent un alignement de phase de manière qu'il n'y ait pas de différence de phase entre le signal d'horloge de sortie et le signal d'horloge modulé en fréquence. Le circuit de récupération d'horloge comprend également une boucle à retard de phase (DLL) qui réduit les caractéristiques de sautillement et d'obliquité des systèmes de l'état de la technique, et un circuit comparateur de phase qui élimine les problèmes d'ambiguïté de phase d'un comparateur de phase de l'état de la technique.
Designated States: CN, JP.
European Patent Office (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE, TR).
Publication Language: English (EN)
Filing Language: English (EN)