Some content of this application is unavailable at the moment.
If this situation persist, please contact us atFeedback&Contact
1. (WO2001037337) BALL GRID SUBSTRATE FOR LEAD-ON-CHIP SEMICONDUCTOR PACKAGE
Latest bibliographic data on file with the International Bureau   

Pub. No.: WO/2001/037337 International Application No.: PCT/US2000/025055
Publication Date: 25.05.2001 International Filing Date: 13.09.2000
Chapter 2 Demand Filed: 06.06.2001
IPC:
H01L 23/31 (2006.01) ,H01L 23/495 (2006.01)
H ELECTRICITY
01
BASIC ELECTRIC ELEMENTS
L
SEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
23
Details of semiconductor or other solid state devices
28
Encapsulation, e.g. encapsulating layers, coatings
31
characterised by the arrangement
H ELECTRICITY
01
BASIC ELECTRIC ELEMENTS
L
SEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
23
Details of semiconductor or other solid state devices
48
Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads or terminal arrangements
488
consisting of soldered or bonded constructions
495
Lead-frames
Applicants:
SUBSTRATE TECHNOLOGIES, INC. [US/US]; Suite 114 2410 Luna Road Carrollton, TX 75006, US
Inventors:
CASTRO, Abram, M.; US
Agent:
MEYERS, Philip, G. ; Intellectual Property Law PC 1009 Long Prairie Road Suite 302 Flower Mound, TX 75022, US
Priority Data:
09/440,63015.11.1999US
Title (EN) BALL GRID SUBSTRATE FOR LEAD-ON-CHIP SEMICONDUCTOR PACKAGE
(FR) SUBSTRAT MATRICIEL A BILLES POUR BOITIER A SEMICONDUCTEUR FIL SUR PUCE
Abstract:
(EN) A package substrate suitable for use with a ball grid array according to the invention includes an electrically and thermally conductive heat sink (100) having a top surface (117) and a bottom surface (116), the heat sink having a slot (110) formed therethrough which opens onto the top and bottom surfaces. A dielectric layer (102) is formed on the bottom surface of the heat sink proximate the slot, preferably directly thereon without an intervening adhesive layer. A circuit (105) is selectively formed in a circuit pattern on the dielectric layer. An electrically resistive soldermask (108) is disposed on the dielectric layer and the circuit, which soldermask has opening therethrough which expose bond pads (106) of the circuit. Such a substrate according to the invention permits the integrated circuit die to be mounted over the slot in the manner of a lead-on-chip package, but provides bond pads to which solder balls (107) can be mounted in order to form a ball grid array.
(FR) Dans cette invention, un substrat à boîtier pouvant être particulièrement utilisé avec une grille matricielle à billes comprend un puits de chaleur (100) électroconducteur et thermo-conducteur présentant une surface supérieure (117) et une surface inférieure (116), une fente (110) traversant ce puits de chaleur et s'ouvrant sur ses surfaces supérieure et inférieure. Une couche diélectrique (102) est formée sur la surface inférieure du puits de chaleur, à proximité de la fente, de préférence directement sur celle-ci sans couche adhésive intermédiaire. Un circuit (105) est sélectivement formée dans une structure de circuit sur la couche diélectrique. Un masque de soudure (108) à résistance électrique est placé sur la couche diélectrique et le circuit, des ouvertures traversant le masque de soudure laissent apparaître les plages de connexion (106) du circuit. Le substrat de l'invention permet de monter la puce du circuit intégré sur la fente à la manière d'un boîtier puce sur fil, mais comporte des plages de connexion sur lesquelles peuvent être montées des billes de soudure (107) afin de former une grille matricielle à billes.
front page image
Designated States: CN, JP, KR, SG
European Patent Office (EPO) (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE)
Publication Language: English (EN)
Filing Language: English (EN)