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1. (WO2001037320) OPTIMIZED DECOUPLING CAPACITOR USING LITHOGRAPHIC DUMMY FILLER
Latest bibliographic data on file with the International Bureau   

Pub. No.: WO/2001/037320 International Application No.: PCT/US2000/030404
Publication Date: 25.05.2001 International Filing Date: 02.11.2000
Chapter 2 Demand Filed: 13.06.2001
IPC:
H01L 21/02 (2006.01) ,H01L 21/8242 (2006.01) ,H01L 27/108 (2006.01)
Applicants: INFINEON TECHNOLOGIES NORTH AMERICA CORP.[US/US]; 1730 North First Street San Jose, CA 95112-4508, US
INTERNATIONAL BUSINESS MACHINES CORPORATION[US/US]; New Orchard Road Armonk, NY 10504, US
Inventors: REITH, Armin, M.; DE
HSU, Louis; US
HAFFNER, Henning; DE
LEHMANN, Gunther; US
Agent: BRADEN, Stanton, C. ; Siemens Corporation Intellectual Property Dept. 186 Wood Ave. South Iselin, NJ 08830, US
EPPING HERMANN & FISCHER; Postfach 12 10 26 D-80034 München, DE
Priority Data:
09/442,89018.11.1999US
Title (EN) OPTIMIZED DECOUPLING CAPACITOR USING LITHOGRAPHIC DUMMY FILLER
(FR) CONDENSATEUR DE DECOUPLAGE DE CLOISON OPTIMISE UTILISANT DES ELEMENTS DE REMPLISSAGE FICTIFS LITHOGRAPHIQUES
Abstract: front page image
(EN) A method to optimize the size and filling of decoupling capacitors for very large scale integrated circuits (VLSI) using existing lithographic fillers. The method combines the automatic or manual generation of lithographic fill patterns with the forming of the capacitors. According to the method, when the chip layout is about to be finished, all remaining empty space on the chip gets identified by a layout tool. Then, the closest power-supply nets get extracted. All power supplies and their combinations are sorted in a connection table which determines the appropriate types of capacitances once the power-supply nets closest to the empty spaces extracted from the layout. The empty spaces are then assigned appropriate decoupling capacitances. Decoupling capacitors generated by the method are suitable for VLSI power supplies for noise reduction.
(FR) La présente invention concerne un procédé permettant d'optimiser la taille et le remplissage de condensateurs de découplage de cloison destinés à des circuits intégrés à très grande échelle (VLSI) par l'utilisation d'éléments de remplissage lithographiques existants. Ce procédé associe la génération automatique ou manuelle de motifs de remplissage lithographiques à la fabrication des condensateurs. Selon ce procédé, lorsque le plan d'un circuit est presque terminé, tous les espaces vides restants sur ce circuit sont recensés par un outil de trace. Puis on extrait les réseaux d'alimentations les plus proches. Toutes les alimentations et leurs combinaisons sont triées dans une table de connexion qui détermine les type capacitifs lorsque les réseaux d'alimentation les plus proches des espaces vides sont extraits du plan de circuit. Puis on attribue à ces espaces vides des condensateurs de découplage de cloison appropriés. Les condensateurs de découplage de cloison générés par ce procédé conviennent pour les alimentations de VLSI destinées à la réduction du bruit.
Designated States: JP, KR
European Patent Office (EPO) (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE)
Publication Language: English (EN)
Filing Language: English (EN)