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1. (WO2001035283) SYSTEM FOR PERFORMING PARALLEL CIRCUIT SIMULATION IN A HIGH LEVEL DESCRIPTION LANGUAGE
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2001/035283    International Application No.:    PCT/CA2000/001342
Publication Date: 17.05.2001 International Filing Date: 10.11.2000
Chapter 2 Demand Filed:    08.06.2001    
IPC:
G06F 17/50 (2006.01)
Applicants: HYPERCHIP INC. [CA/CA]; 1800 René-Lévesque Blvd. West, Montréal, Québec H3H 2H2 (CA) (For All Designated States Except US).
BOURGET, Eric [CA/CA]; (CA) (For US Only).
GAUTHIER, Eric [CA/CA]; (CA) (For US Only).
HAUGHEY, John, J. [US/US]; (US) (For US Only).
DE MARIA, Marcelo, A, R. [BR/CA]; (CA) (For US Only)
Inventors: BOURGET, Eric; (CA).
GAUTHIER, Eric; (CA).
HAUGHEY, John, J.; (US).
DE MARIA, Marcelo, A, R.; (CA)
Agent: ANGLEHART, James; Swabey Ogilvy Renault, 1981 McGill College Avenue, Suite 1600, Montréal, Québec H3A 2Y3 (CA)
Priority Data:
09/437,751 10.11.1999 US
Title (EN) SYSTEM FOR PERFORMING PARALLEL CIRCUIT SIMULATION IN A HIGH LEVEL DESCRIPTION LANGUAGE
(FR) SYSTEME PERMETTANT D'EXECUTER UNE SIMULATION DE CIRCUIT PARALLELE EN LANGAGE DE DESCRIPTION EVOLUE
Abstract: front page image
(EN)HDL circuit designs are simulated in parallel by running multiple instances of a stand alone HDL simulation program. Each instance simulates a sub-block of a larger HDL design within a test bench, and the separate test benches communicate port values and clock synchronization information to create a parallel simulation of the larger HDL design. Preferably software parses the HDL description the larger circuit so it can determine and then display the hierarchy of sub-blocks within that design. A user can then select which sub-blocks are to be separately simulated. The system then parses the HDL description of each such sub-block to find its input and output ports. The system generates a test bench to drive the simulation of each separately simulated sub-block. Each such test bench includes internal ports corresponding to, and connected to, the external ports of its sub-block, and instructions for communicating the values of those ports and clock synchronization information with the simulation of other sub-blocks. Each such test bench can have two parts, a test bench written in HDL; and a non-HDL parallelization program. These two parts can communicate port values and synchronization information using an language interface, such as FLI or PLI. The parallelization code of different simulations can communicate with each other through a master program which synchronizes the operation of all the simulations. In many embodiments the simulation program is a serial VHDL or Verilog simulation program purchased from one vendor and the parallelization code is obtained from a separate source.
(FR)La conception de circuits intégrés en langage de description évolué (HDL) est simulée en parallèle par exécution de plusieurs instances d'un programme de simulation HDL autonome. Chaque instance simule un sous-bloc de conception HDL plus large dans un test d'évaluation des performances, et les tests d'évaluation des performances séparés communiquent des valeurs d'accès et des informations de synchronisation d'horloge de façon à créer une simulation parallèle de conception HDL plus large. Un logiciel analyse, de préférence, la description HDL du circuit le plus grand de sorte que ledit logiciel peut déterminer et ensuite afficher la hiérarchie des sous-blocs dans la conception. Un utilisateur peut ensuite sélectionner les sous-blocs simulés séparément. Le système analyse ensuite la description HDL de chaque sous-bloc de façon à trouver ses accès d'entrée et de sortie. Le système génère un test d'évaluation des performances de façon à entraîner la simulation de chaque sous-bloc simulé séparément. Chaque test d'évaluation des performances comprend des accès internes correspondants et reliés aux accès externes de son sous-bloc, des instructions permettant de communiquer les valeurs de ces accès, et des informations de synchronisation d'horloge associées à la simulation d'autres sous-blocs. Chaque test d'évaluation des performances est composé de deux parties, un test écrit en langage HDL et un programme de parallélisation qui n'est pas écrit en HDL. Ces deux parties peuvent communiquer des valeurs d'accès et des informations de synchronisation à l'aide d'une interface de langage telle que FLI ou PLI. Le code de parallélisation de différentes simulations peut communiquer avec chaque autre sous-bloc par l'intermédiaire d'un programme maître qui synchronise l'exécution de toutes les simulations. Selon modes de réalisation, le programme de simulation est un programme VHDL sériel ou Verilog acheté chez un vendeur et le code de parallélisation provient d'une source séparée.
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, BZ, CA, CH, CN, CR, CU, CZ, DE, DK, DM, DZ, EE, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NO, NZ, PL, PT, RO, RU, SD, SE, SG, SI, SK, SL, TJ, TM, TR, TT, TZ, UA, UG, US, UZ, VN, YU, ZA, ZW.
African Regional Intellectual Property Organization (GH, GM, KE, LS, MW, MZ, SD, SL, SZ, TZ, UG, ZW)
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Publication Language: English (EN)
Filing Language: English (EN)