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1. (WO2001033441) STRUCTURAL REGULARITY EXTRACTION AND FLOORPLANNING IN DATAPATH CIRCUITS USING VECTORS
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2001/033441    International Application No.:    PCT/US2000/030546
Publication Date: 10.05.2001 International Filing Date: 03.11.2000
Chapter 2 Demand Filed:    05.06.2001    
IPC:
G06F 17/50 (2006.01)
Applicants: INTEL CORPORATION [US/US]; 2625 Walsh Avenue, Santa Clara, CA 95052 (US)
Inventors: KALE, Sudhaker; (US).
CHOWDHARY, Amit; (US).
SARIPELLA, Phani; (US).
SEHGAL, Naresh; (US).
GUPTA, Rajesh; (US)
Agent: VIKSNINS, Ann; Schwegman, Lundberg, Woessner and Kluth, P.O. Box 2938, Minneapolis, MN 55402 (US)
Priority Data:
09/435,112 05.11.1999 US
Title (EN) STRUCTURAL REGULARITY EXTRACTION AND FLOORPLANNING IN DATAPATH CIRCUITS USING VECTORS
(FR) EXTRACTION DE REGULARITE STRUCTURELLE ET CREATION DE SCHEMA D'IMPLANTATION DANS DES CIRCUITS DE CHEMINS DE DONNEES UTILISANT DES VECTEURS
Abstract: front page image
(EN)In some embodiments, a computer-aided design system comprises a functional regularity extraction component, a structural regularity extraction component and a floorplanning component. The functional regularity extraction component provides a method to extract regularity for circuits (and in particular datapath circuits) based on the functional characteristics of a logic design. Some embodiments of the functional regularity extraction component automatically generate a set of templates to cover a circuit. A template is a representation of a subcircuit with at least two instances in the circuit. The templates generated by the functional regularity extraction component are used by a structural regularity extraction component. The structural regularity extraction component provides a method to extract regularity for circuits (and in particular datapath circuits) based on the structural characteristics of a logic design. Some embodiments of the structural regularity extraction component automatically generate a set of vectors for the logic design. A vector is a group of template instances that are identical in function and in structure. The vectors generated by the structural regularity extraction component are used by a floorplanning component. The floorplanning component provides a method of generating a circuit layout from the set of vectors. In some embodiments, each vectors corresponds to a row in the circuit layout.
(FR)Selon certains modes de réalisation, l'invention concerne un système de conception assistée par ordinateur, comprenant un composant d'extraction de régularité fonctionnelle, un composant d'extraction de régularité structurelle, et un composant de création de schéma d'implantation. Le composant d'extraction de régularité fonctionnelle permet d'extraire une régularité pour des circuits (en particulier des circuits de chemin de données) en fonction des caractéristiques fonctionnelles d'une conception logique. Selon certains modes de réalisation, le composant d'extraction de régularité fonctionnelle génère automatiquement un ensemble d'échantillons de façon à couvrir un circuit. Un échantillon est la représentation d'un sous-circuit possédant au moins deux instances dans ledit circuit. Les échantillons générés par le composant d'extraction de régularité fonctionnelle sont utilisés par un composant d'extraction de régularité structurelle. Ledit composant d'extraction de régularité structurelle permet d'extraire une régularité pour des circuits (en particulier des circuits de chemin de données) en fonction des caractéristiques structurelles d'une conception logique. Selon certains modes de réalisation, le composant d'extraction de régularité fonctionnelle génère automatiquement un ensemble de vecteurs pour une conception logique. Un vecteur est un groupe d'instances d'échantillons identiques dans une fonction et dans une structure. Les vecteurs générés par le composant d'extraction de régularité structurelle sont utilisés par le composant de création de schéma d'implantation. Ledit composant de création de schéma d'implantation fournit un procédé permettant de générer une implantation de circuit à partir de l'ensemble de vecteurs. Selon certains modes de réalisation, chaque vecteur correspond à une rangée dans l'implantation du circuit.
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, BZ, CA, CH, CN, CR, CU, CZ, DE, DK, DM, DZ, EE, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NO, NZ, PL, PT, RO, RU, SD, SE, SG, SI, SK, SL, TJ, TM, TR, TT, TZ, UA, UG, UZ, VN, YU, ZA, ZW.
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Publication Language: English (EN)
Filing Language: English (EN)