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1. (WO2001031702) METHOD FOR PROTECTING INTEGRATED CARD CHIPS BY DEPOSIT OF AN ELECTRICALLY INSULATING LAYER BY VACUUM SUCTION
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2001/031702    International Application No.:    PCT/FR2000/002793
Publication Date: 03.05.2001 International Filing Date: 09.10.2000
Chapter 2 Demand Filed:    24.04.2001    
IPC:
G06K 19/077 (2006.01), H01L 21/48 (2006.01), H01L 23/29 (2006.01), H01L 23/31 (2006.01), H01L 23/498 (2006.01)
Applicants: GEMPLUS [FR/FR]; Avenue du Pic de Bertagne, Zone d'Activités de Gémenos, F-13881 Gémenos (FR) (For All Designated States Except US).
PATRICE, Philippe [FR/FR]; (FR) (For US Only).
FIDALGO, Jean-Christophe [FR/FR]; (FR) (For US Only)
Inventors: PATRICE, Philippe; (FR).
FIDALGO, Jean-Christophe; (FR)
Agent: MILHARO, Emilien; Gemplus, Avenue du Pic de Bertagne, Zone d'activités de Gémenos, F-13881 Gémenos (FR).
KEMPF, Dominique; Gemplus, Avenue du Pic de Bertagne, Parc d'Activités de Gémenos, F-13881 Gémenos Cedex (FR)
Priority Data:
99/13371 26.10.1999 FR
Title (EN) METHOD FOR PROTECTING INTEGRATED CARD CHIPS BY DEPOSIT OF AN ELECTRICALLY INSULATING LAYER BY VACUUM SUCTION
(FR) PROCEDE DE PROTECTION DE PUCES DE CIRCUIT INTEGRE PAR DEPOT D'UNE COUCHE ELECTRIQUEMENT ISOLANTE PAR ASPIRANTE SOUS VIDE
Abstract: front page image
(EN)The invention concerns a method for protecting integrated circuit chips (100) arranged on a silicon wafer (10), characterised in that it comprises steps which consist in: cutting out cutout paths in the silicon wafer so as to detach the integrated circuit chips (100) and expose their flanks; arrange the integrated circuit chips (100) between two support sheets (110, 120); inserting an electrically insulating material (150) between the two support sheets (110, 120) so as to cover the flanks of each integrated circuit chip (100). The electrically insulating material (150), consisting of a fluid and adhesive resin or varnish, penetrates between the support sheets (110, 120) by vacuum suction.
(FR)L'invention concerne un procédé de protection de puces de circuit intégré (100) disposées sur une plaquette de silicium (10), caractérisé en ce que le procédé comprend les étapes consistant à : découper des chemins de découpe dans la plaquette de silicium de manière à désolidariser les puces de circuit intégré (100) et à faire apparaître leurs flancs; disposer les puces de circuit intégré (100) entre deux feuilles support (110, 120); faire pénétrer un matériau électriquement isolant (150) entre les deux feuilles support (110, 120) de manière à couvrir les flancs de chaque puce de circuit intégré (100). Le matériau électriquement isolant (150), constitué d'une résine ou d'un vernis fluide et adhésif, pénètre entre les feuilles support (110, 120) par aspiration sous vide.
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, BZ, CA, CH, CN, CR, CU, CZ, DE, DK, DM, DZ, EE, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NO, NZ, PL, PT, RO, RU, SD, SE, SG, SI, SK, SL, TJ, TM, TR, TT, TZ, UA, UG, US, UZ, VN, YU, ZA, ZW.
African Regional Intellectual Property Organization (GH, GM, KE, LS, MW, MZ, SD, SL, SZ, TZ, UG, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GW, ML, MR, NE, SN, TD, TG).
Publication Language: French (FR)
Filing Language: French (FR)