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1. (WO2001031701) METHOD FOR SUPPRESSING NARROW WIDTH EFFECTS IN CMOS TECHNOLOGY
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2001/031701    International Application No.:    PCT/US2000/029467
Publication Date: 03.05.2001 International Filing Date: 26.10.2000
IPC:
H01L 21/762 (2006.01)
Applicants: KONINKLIJKE PHILIPS ELECTRONICS N.V. [--/NL]; Groenewoudseweg 1, NL-5621 BA Eindhoven (NL).
PHILIPS SEMICONDUCTORS, INC. [--/US]; 1000 West Maude Avenue, Sunnyvale, CA (US) (MC only)
Inventors: NOURI, Faran; (US)
Agent: CRAWFORD, Robert, J.; Crawford PLLC, Suite 390, 1270 Northland Drive, Saint Paul, MN (US)
Priority Data:
09/428,733 28.10.1999 US
Title (EN) METHOD FOR SUPPRESSING NARROW WIDTH EFFECTS IN CMOS TECHNOLOGY
(FR) PROCEDE DE SUPPRESSION D'EFFETS DE LARGEUR ETROITE EN TECHNOLOGIE CMOS
Abstract: front page image
(EN)In an example embodiment, a method for manufacturing a semiconductor device having shallow trench isolation comprises forming a trench region in a substrate having a substantially planar bottom, a first and second sidewall. In the trench region, the method forms a dielectric liner on the bottom and the first and second sidewalls. The dielectric liner is a silicon nitride compound. The dielectric liner minimizes the anomalous increases in threshold voltage with width (Vt versus W) owing to transient enhanced up-diffusion of the channel profile induced by source/drain implant damage. In addition, the anomalous increase in Vt versus W associated with the formation of an interstitial gradient in sub-micron devices is reduced. By using a nitrided liner, Vt roll off due to boron segregation is also minimized.
(FR)A titre d'exemple, l'invention concerne un procédé de fabrication de dispositif à semiconducteur à isolation en tranchée étroite, qui consiste à former une zone de tranchée dans un substrat ayant un fond sensiblement plat ainsi que des première et seconde parois. Dans la zone de tranchée, le procédé consiste à former une garniture diélectrique sur le fond et les première et seconde parois. Ladite garniture, à base de composé au nitrure de silicium, réduit au minimum toute augmentation anormale de la tension de seuil par rapport à la largeur (Vt par rapport à W) due à un phénomène de diffusion montante résultant des transitoires au niveau du profil de canal, suite à des dégâts d'implantation de source/drain. Par ailleurs, le procédé permet de réduire toute augmentation anormale de Vt par rapport à W en liaison avec la formation d'un gradient interstitiel dans les dispositifs sub-microniques. L'utilisation d'une garniture nitrurée permet en outre de réduire au minimum toute coupure de Vt résultant de la ségrégation au bore.
Designated States: CN, JP, KR.
European Patent Office (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE).
Publication Language: English (EN)
Filing Language: English (EN)