WIPO logo
Mobile | Deutsch | Español | Français | 日本語 | 한국어 | Português | Русский | 中文 | العربية |
PATENTSCOPE

Search International and National Patent Collections
World Intellectual Property Organization
Search
 
Browse
 
Translate
 
Options
 
News
 
Login
 
Help
 
Machine translation
1. (WO2001031473) MULTIPLEXING N-DIMENSIONAL MESH CONNECTIONS ONTO (N + 1) DATA PATHS
Latest bibliographic data on file with the International Bureau   

Pub. No.: WO/2001/031473 International Application No.: PCT/US2000/041531
Publication Date: 03.05.2001 International Filing Date: 25.10.2000
Chapter 2 Demand Filed: 23.05.2001
IPC:
G06F 15/173 (2006.01) ,G06F 15/80 (2006.01) ,H04L 29/06 (2006.01) ,H04L 29/08 (2006.01)
Applicants: ARTHUR D. LITTLE, INC.[US/US]; Acorn Park Cambridge, MA 02140, US
Inventors: JACKSON, James, H.; US
Agent: LEBOVICI, Victor, B. ; Weingarten, Schurgin, Gagnebin & Hayes, LLP Ten Post Office Square Boston, MA 02109, US
Priority Data:
60/161,58726.10.1999US
Title (EN) MULTIPLEXING N-DIMENSIONAL MESH CONNECTIONS ONTO (N + 1) DATA PATHS
(FR) MULTIPLEXAGE DE CONNEXIONS POLYGONALES A N DIMENSIONS SUR (N + 1) CHEMINS DE DONNEES
Abstract: front page image
(EN) A single-instruction multiple-data (SIMD) array processor (200) implemented using a plurality of Application Specific Integrated Circuits (ASIC's) that requires a smaller number of data I/O paths per ASIC for interconnection purposes. The SIMD array processor (200) includes an N-dimensional array of processor arrays (202, 204) in which each processor array includes an N-dimensional array of processing elements. Each processor array is implemented on a respective ASIC. Further, the 2N edges of each processor array are connected to (N + 1) data I/O paths (220a, 220b, 220c) that support communication with 2N dimensionally adjacent processor arrays implemented on respective ASIC's.
(FR) L'invention concerne un processeur en réseau à instruction unique et données multiples (SIMD) (200) mis en oeuvre au moyen d'une pluralité de circuits intégrés à application spécifique (CIAS) nécessitant un nombre plus petit de chemins d'entrée/sortie de données par circuit CIAS à des fins d'interconnexion. Ce processeur en réseau SIMD (200) comprend un réseau à n dimensions de réseaux de processeur (202, 204) comprenant chacun un réseau à n dimensions d'éléments de traitement. Chaque réseau de processeur est mis en oeuvre sur un circuit CIAS respectif. Par ailleurs, les 2n bords de chaque réseau de processeur sont connectés à (n + 1) chemins d'entrée/sortie de données (220a, 220b, 220c) prenant en charge une communication avec 2n réseaux de processeur dimensionnellement adjacents mis en oeuvre sur des circuits CIAS respectifs.
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, BZ, CA, CH, CN, CR, CU, CZ, DE, DK, DM, DZ, EE, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NO, NZ, PL, PT, RO, RU, SD, SE, SG, SI, SK, SL, TJ, TM, TR, TT, TZ, UA, UG, UZ, VN, YU, ZA, ZW
African Regional Intellectual Property Organization (ARIPO) (GH, GM, KE, LS, MW, MZ, SD, SL, SZ, TZ, UG, ZW)
Eurasian Patent Office (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (EPO) (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GW, ML, MR, NE, SN, TD, TG)
Publication Language: English (EN)
Filing Language: English (EN)