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1. (WO2001029842) LOW VOLTAGE READ CASCODE FOR 2V/3V AND DIFFERENT BANK COMBINATIONS WITHOUT METAL OPTIONS FOR A SIMULTANEOUS OPERATION FLASH MEMORY DEVICE
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2001/029842    International Application No.:    PCT/US2000/027903
Publication Date: 26.04.2001 International Filing Date: 07.10.2000
Chapter 2 Demand Filed:    09.05.2001    
IPC:
G11C 16/26 (2006.01)
Applicants: ADVANCED MICRO DEVICES, INC. [US/US]; One AMD Place, Mail Stop 68, Sunnyvale, CA 94088-3453 (US).
FUJITSU LIMITED [JP/JP]; 1-1, Kamikodanaka 4-chome, Nakahara-ku, Kawasaki-shi, Kanagawa 211 (JP)
Inventors: AKAOGI, Takao; (US).
CHEN, Tien-Min; (US).
KURIHARA, Kazuhiro; (US)
Agent: RODDY, Richard, J.; Advanced Micro Devices, Inc., One AMD Place, Mail Stop 68, Sunnyvale, CA 94088-3453 (US).
BROOKES BATCHELLOR; 102-108 Clerkenwell Road, London EC1M 5SA (GB)
Priority Data:
09/421,985 19.10.1999 US
Title (EN) LOW VOLTAGE READ CASCODE FOR 2V/3V AND DIFFERENT BANK COMBINATIONS WITHOUT METAL OPTIONS FOR A SIMULTANEOUS OPERATION FLASH MEMORY DEVICE
(FR) CASCODE DE LECTURE A FAIBLE TENSION POUR 2V/3V ET DIFFERENTES COMBINAISONS DE BLOCS SANS OPTIONS METALLIQUES DESTINEES A UN DISPOSITIF A MEMOIRE FLASH EN FONCTIONNEMENT SIMULTANE
Abstract: front page image
(EN)A pre-amplifier portion (274U) of a sense amplifier (174) for a dual bank (194, 196) architecture simultaneous operation flash memory device (100) is disclosed. The sense pre-amplifier circuit comprises two inverting amplifiers, the second inverting amplifier (313, 316) providing a feedback loop for the first inverting amplifier (311, 314). In addition, special 'kicker' circuitry (313, 315) raises the sense pre-amplifier's input signal line (275U) to its operating level. The combination of inverting amplifiers, feedback loop and level raising circuitry is configured to provide higher bandwidths for the sense pre-amplifier to accommodate low capacitive loading resulting from a small memory bank (194). The combination is also configured to provide faster raising of the input signal line to operating level to accommodate high capacitive loading resulting from a large memory bank (196). The combination is also configured to provide increased signal margins at the output (USAin) of the sense pre-amplifier.
(FR)L'invention concerne un préamplificateur (274U) d'un amplificateur de détection (174) destiné à un dispositif (100) à mémoire flash en fonctionnement simultané d'architecture à deux ports (194, 196). Le circuit du préamplificateur de détection comprend deux amplificateurs inverseurs, le second amplificateur inverseur (313, 316) constituant une boucle d'asservissement pour le premier amplificateur inverseur (311, 314). De plus, des circuits (313, 315) spéciaux d'impulsion augmentent la ligne de signal d'entrée de détection (275U) du pré-amplificateur jusqu'à son niveau de fonctionnement. La combinaison des amplificateurs inverseurs, de la boucle d'asservissement et du circuit d'élévation du niveau est configurée pour produire des bandes passantes supérieures depuis le pré-amplificateur de détection pour adapter le chargement à faible capacité due à un bloc mémoire (194) à faible capacité. La combinaison est également configurée pour produire une montée plus rapide de la ligne du signal d'entrée à un niveau de fonctionnement pour adapter le chargement à haute capacité dû à un bloc de mémoire (196) à grande capacité. La combinaison est également configurée pour produire des marges de signaux augmentées à la sortie (USAin) du pré-amplificateur de détection.
Designated States: CN, JP, KR, SG.
European Patent Office (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE).
Publication Language: English (EN)
Filing Language: English (EN)