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1. (WO2001028102) LSB INTERPOLATION CIRCUIT AND METHOD FOR SEGMENTED DIGITAL-TO-ANALOG CONVERTER
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2001/028102    International Application No.:    PCT/US2000/020513
Publication Date: 19.04.2001 International Filing Date: 27.07.2000
Chapter 2 Demand Filed:    18.04.2001    
IPC:
H03M 1/06 (2006.01), H03M 1/68 (2006.01), H03M 1/74 (2006.01), H03M 1/76 (2006.01)
Applicants: BURR-BROWN CORPORATION [US/US]; 6730 South Tucson Blvd., Tucson, AZ 85706 (US)
Inventors: YILMAZ, Abdullah; (US)
Agent: CAHILL, William, C.; Cahill, Sutton & Thomas P.L.C., Suite 155, 2141 E. Highland Avenue, Phoenix, AZ 85016 (US)
Priority Data:
09/413,764 07.10.1999 US
Title (EN) LSB INTERPOLATION CIRCUIT AND METHOD FOR SEGMENTED DIGITAL-TO-ANALOG CONVERTER
(FR) CIRCUIT D'INTERPOLATION LSB ET PROCEDE DESTINE A UN CONVERTISSEUR NUMERIQUE/ANALOGIQUE SEGMENTE
Abstract: front page image
(EN)A segmented digital-to-analog converter includes a string DAC (210) and an interpolation DAC (211). The string DAC includes 2M series-connected string resistors (Ri) and 2M pairs of switches (Sia,b). The switch pairs couple a first (201) and a second (202) conductor across each resistor responsive to the MSB subword decoder (212). The interpolation DAC (211), responsive to the LSB subword decoder (215), connect an input of a plurality of differential stages to the first (201) and second (202) conductor. Each differential stage includes a first (QjA) and a second (QjB) transistor differentially coupled to a corresponding tail current source (IN). The drains of the first (QjA) and second (QjB) transistors connect to a first (QL1) and second (QL2) load devices and the inverting and non-inverting inputs of the output amplifier (205) via a third (203) and fourth (204) conductors, respectively.
(FR)Ce convertisseur numérique/analogique (CNA) segmenté comprend un CNA à montage en chaîne (210), ainsi qu'un CNA d'interpolation (211). Le CNA à montage en chaîne comprend 2M résistances (Ri) montées en chaîne et connectées en série, ainsi que 2M paires de commutateurs (Sia, b). Les paires de commutateurs couplent un premier (201) et un second (202) conducteur à travers chaque résistance sensible au décodeur (212) de sous-unités de mots MSB (bit le plus significatif). Le CNA d'interpolation (211), sensible au décodeur (215) de sous-unités de mots LSB (bit le moins significatif), connecte une entrée de plusieurs étages différentiels, au premier (201) et au second (202) conducteur. Chaque étage différentiel comprend un premier (QjA) et un second (QjB) transistor, couplés de manière différentielle à une source de courant de queue correspondante (IN). Les drains du premier (QjA) et du second (QjB) transistor sont connectés à un premier (QL1) et à un second (QL2) dispositif de charge et aux entrées inverseuses et non inverseuses de l'amplificateur de sortie (205), respectivement par l'intermédiaire d'un troisième (203) et d'un quatrième (204) conducteur.
Designated States: JP.
European Patent Office (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE).
Publication Language: English (EN)
Filing Language: English (EN)