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1. (WO2001027989) METHOD OF EQUALIZING DEVICE HEIGHTS ON A CHIP
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2001/027989    International Application No.:    PCT/US2000/041165
Publication Date: 19.04.2001 International Filing Date: 13.10.2000
Chapter 2 Demand Filed:    11.05.2001    
IPC:
G02B 6/42 (2006.01), G02B 6/43 (2006.01), H04B 10/12 (2006.01)
Applicants: TERACONNECT, INC [US/US]; 98 Spit Brook Road, Suite 300, Nashua, New Hampshire 03262 (US)
Inventors: TREZZA, John; (US)
Agent: MAINE, Vernon C.; MAINE & ASMUS, 100 Main Street - Suite 3, PO Box 3445 Nashua NH 03061-3445 (US)
Priority Data:
60/159,165 13.10.1999 US
60/229,073 30.08.2000 US
09/654,425 01.09.2000 US
Title (EN) METHOD OF EQUALIZING DEVICE HEIGHTS ON A CHIP
(FR) PROCEDE PERMETTANT D'EGALISER DES HAUTEURS DE DISPOSITIFS SITUES SUR UNE PUCE
Abstract: front page image
(EN)A method of equalizing device heights on a chip includes providing on a first chip (10) an array of first devices having a predetermined height including dummy devices (14b) with bonding bumps; engaging the bonding bumps on the first chip (10) with those on the second chip (30); removing the dummy devices (14b) to create holes containing the double bumps previously associated with the dummy devices (14b); providing on a third chip (40) an array of second devices having a lower height than the first devices with bonding bumps which match those in the holes; and bump bonding the third chip (40) to the second with the second devices in the holes and the bonding bumps on the second devices combining with the multiple bumps in the holes to equalize the heights of the first and second devices.
(FR)Procédé permettant d'égaliser des hauteurs de dispositifs situés sur une puce, qui consiste à placer sur une première puce (10) un ensemble de premiers dispositifs ayant une hauteur prédéterminée, dont des dispositifs factices (14b) possédant des bosses de connexion, à mettre en contact les bosses de connexion situées sur la première puce (10) avec celles situées sur la deuxième puce (30), à éliminer les dispositifs factices (14b) pour créer des trous contenant les doubles bosses précédemment associées aux dispositifs factices (14b), à placer sur une troisième puce (40) un groupe de seconds dispositifs ayant une hauteur inférieure à celle des premiers dispositifs et ayant des bosses de connexion correspondant à celles situées dans les trous, et à connecter par les bosses la troisième puce (40) à la deuxième, les seconds dispositifs étant situés dans les trous et les bosses de connexion situées sur les seconds dispositifs se combinant avec les bosses multiples situées dans les trous pour égaliser la hauteur des premiers et seconds dispositifs.
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, BZ, CA, CH, CN, CR, CU, CZ, DE, DK, DM, DZ, EE, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NO, NZ, PL, PT, RO, RU, SD, SE, SG, SI, SK, SL, TJ, TM, TR, TT, TZ, UA, UG, UZ, VN, YU, ZA, ZW.
African Regional Intellectual Property Organization (GH, GM, KE, LS, MW, MZ, SD, SL, SZ, TZ, UG, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)