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1. (WO2001024546) MONOLITHIC PAYLOAD INTERMEDIATE FREQUENCY SWITCH
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2001/024546    International Application No.:    PCT/US2000/026956
Publication Date: 05.04.2001 International Filing Date: 29.09.2000
IPC:
H04Q 3/52 (2006.01)
Applicants: RAYTHEON COMPANY [US/US]; 2000 East El Segundo Boulevard, P.O. Box 902, El Segundo, CA 90245 (US)
Inventors: HIRATA, Erick, M.; (US).
LINDER, Lloyd, F.; (US)
Agent: ALKOV, Leonard, A.; Ratheon Company, 2000 East El Segundo Boulevard, P.O. Box 902, El Segundo, CA 90245 (US)
Priority Data:
09/408,114 29.09.1999 US
Title (EN) MONOLITHIC PAYLOAD INTERMEDIATE FREQUENCY SWITCH
(FR) COMMUTATEUR A FREQUENCE INTERMEDIAIRE ET A CHARGE UTILE MONOLITHIQUE
Abstract: front page image
(EN)A cross point switch architecture (10). The inventive architecture (10) includes a monolithic substrate (11) on which a plurality (N) of electrical inputs are provided. In addition, a plurality (M) of electrical outputs are provided on the substrate (11). A switch is disposed on the substrate (11) for selectively interconnecting the inputs to the outputs and a control circuit (16) is disposed on the substrate (11) for controlling the switch. The switch comprises M, N to 1, multiplexers (14), each multiplexer (14) being adapted to receive each of the N electrical inputs. In the illustrative embodiment, each of the N inputs to each of the multiplexers is received through a respective one of N switchable amplifiers (18). The output of each amplifier (18) is provided to a respective one of N switchable isolation buffers (19). The outputs of the buffers (19) are summed and buffered to provide the output of each multiplexer (14). The control circuit (16) selects which input is to be passed through to the output of a given multiplexer (14). In the illustrative embodiment, the control circuit (16) includes a serial in, parallel out shift register and decode logic circuitry.
(FR)L'invention concerne une architecture de commutateur à points de croisement (10). L'architecture (10) de cette invention comprend un substrat monolithique (11) pourvu d'une pluralité (N) d'entrées électriques. Par ailleurs, une pluralité (M) de sorties électriques sont ménagées sur ce substrat (11). Un commutateur disposé sur ledit substrat (11) permet de connecter les entrées avec les sorties, un circuit de commande (6) disposé sur ce substrat (11) servant à commander ce commutateur. Ledit commutateur comprend M, N à 1, multiplexeurs (14), chaque multiplexeur (14) étant conçu pour recevoir chacune des N entrées électriques. Dans un mode de réalisation exemplaire, chacune des N entrées affectées à chacun des multiplexeurs est reçue par un amplificateur respectif d'un groupe de N amplificateurs commutables (18). La sortie de chaque amplificateur (18) est affectée à un tampon respectif d'un groupe de N tampons d'isolation commutables (19). Les sorties de ces tampons(19) sont additionnées et tamponnées de façon à former la sortie de chaque multiplexeur (14). Le circuit de commande (16) sélectionne l'entrée qui doit passer à travers la sortie d'un multiplexeur donné (14). Dans ce mode de réalisation exemplaire, ledit circuit de commande (16) comprend un registre à décalage entrée série-sortie parallèle et des circuits logiques de décodage.
Designated States: JP, KR, MX.
European Patent Office (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE).
Publication Language: English (EN)
Filing Language: English (EN)