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1. (WO2001024372) LOW POWER PHASE LOCKED LOOP FREQUENCY SYNTHESISER
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2001/024372    International Application No.:    PCT/EP2000/009081
Publication Date: 05.04.2001 International Filing Date: 15.09.2000
IPC:
H03L 7/08 (2006.01), H03L 7/14 (2006.01)
Applicants: KONINKLIJKE PHILIPS ELECTRONICS N.V. [NL/NL]; Groenewoudseweg 1, NL-5621 BA Eindhoven (NL)
Inventors: MARSHALL, Paul, R.; (NL)
Agent: WHITE, Andrew, G.; Internationaal Octrooibureau B.V., Prof Holstlaan 6, NL-5656 AA Eindhoven (NL)
Priority Data:
9922626.8 25.09.1999 GB
Title (EN) LOW POWER PHASE LOCKED LOOP FREQUENCY SYNTHESISER
(FR) SYNTHETISEUR DE FREQUENCES A BOUCLE D'ASSERVISSEMENT DE PHASE DE FAIBLE PUISSANCE
Abstract: front page image
(EN)A phase locked loop frequency (PLL) synthesiser in which the scaled output of a reference oscillator (24) is compared with the scaled output of a voltage controlled oscillator (VCO) (10) in a comparator (22) to provide an error voltage which is integrated to form a frequency control voltage for the VCO. When the VCO has stabilised, the PLL is interrupted by the opening of a switch(32) in the output circuit of the comparator (22) and de-energising the reference oscillator (24), scalers(18,26) and the comparator (22). A capacitor (36) which has been charged by the frequency control voltage maintains the output frequency of the VCO. Periodically the de-energised stages are re-energised and the switch (32) is closed to restore the PLL thereby enabling the VCO (10) to stabilise again after which the cycle of operations is repeated. A technique is disclosed for avoiding a jump in the VCO frequency when the switch (32) is closed.
(FR)L'invention concerne un synthétiseur de fréquences à boucle d'asservissement de phase (PLL) dans lequel la sortie graduée d'un oscillateur de référence (24) est comparée, dans un comparateur (22), avec la sortie graduée d'un oscillateur à tension variable (OAT)(10) afin de créer une tension d'erreur intégrée pouvant produire une tension de commande de fréquence pour l'OAT. Une fois l'OAT stabilisé, la PLL est interrompue par l'ouverture d'un commutateur (32) dans le circuit de sortie du comparateur (22), et par la mise hors tension de l'oscillateur de référence (24), de démultiplicateurs de fréquence d'impulsions (18, 26) et du comparateur (22). Un condensateur (36) chargé par la tension de commande de fréquence maintient la fréquence de sortie de l'OAT. Les étages de mise hors tension sont régulièrement rechargés et le commutateur (32) est fermé pour rétablir la PLL, ce qui stabilise de nouveau l'OAT (10), après quoi le cycle des opérations est répété. L'invention concerne en outre une technique qui permet d'éviter un saut de la fréquence de l'OAT lorsque le commutateur (32) est fermé.
Designated States: CN, JP, KR.
European Patent Office (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE).
Publication Language: English (EN)
Filing Language: English (EN)