WIPO logo
Mobile | Deutsch | Español | Français | 日本語 | 한국어 | Português | Русский | 中文 | العربية |
PATENTSCOPE

Search International and National Patent Collections
World Intellectual Property Organization
Search
 
Browse
 
Translate
 
Options
 
News
 
Login
 
Help
 
Machine translation
1. (WO2001024367) NOISE TOLERANT CONDUCTANCE-BASED LOGIC GATE AND METHODS OF OPERATION AND MANUFACTURING THEREOF
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2001/024367    International Application No.:    PCT/US2000/025945
Publication Date: 05.04.2001 International Filing Date: 21.09.2000
Chapter 2 Demand Filed:    01.02.2001    
IPC:
H03K 19/08 (2006.01)
Applicants: RN2R, L.L.C. [US/US]; Suite 100, 6009 Beltline Road, Dallas, TX 75240 (US)
Inventors: BEIU, Valeriu; (US)
Agent: HITT, David, H.; Hitt Gaines & Boisbrun, P.C., P.O. Box 832570, Richardson, TX 75080 (US)
Priority Data:
09/406,367 28.09.1999 US
Title (EN) NOISE TOLERANT CONDUCTANCE-BASED LOGIC GATE AND METHODS OF OPERATION AND MANUFACTURING THEREOF
(FR) PORTE LOGIQUE A CONDUCTANCE TOLERANTE AU BRUIT ET SES PROCEDES DE FONCTIONNEMENT ET DE FABRICATION
Abstract: front page image
(EN)A logic gate, an adder and methods of operating and manufacturing the same. In one embodiment, the logic gate includes: (1) a summer (140), having at least two single-bit inputs (Vi, Vi+1) and a noise-suppression input (V1) with corresponding conductances representing discrete weights, that generates a weighted sum of input binary digits presented at the at least two single-bit inputs and the noise-suppression input and (2) a quantizer (150), coupled to the summer (140), that generates an output binary digit at a binary output thereof (130) that is a function of the weighted sum, the noise-suppression input (V1) increasing a noise tolerance of the logic gate.
(FR)L'invention concerne une porte logique, un additionneur et leurs procédés de fonctionnement et de fabrication. Dans un mode de réalisation, la porte logique comprend : (1) un sommateur (140) comprenant au moins deux entrées à un seul bit (Vi, Vi+1) et une entrée d'élimination du bruit (V1) à conductances correspondantes représentant des poids discrets, qui génère une somme pondérée de chiffres binaires d'entrée présentés au niveau au moins de deux entrées à un seul bit et de l'entrée d'élimination de bruit ; et (2) un quantificateur (150) couplé au sommateur (140), qui génère un chiffre binaire de sortie au niveau d'une sortie binaire (130) de celui-ci en fonction de la somme pondérée, l'entrée d'élimination de bruit (V1) augmentant la tolérance au bruit de la porte logique.
Designated States: AE, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, CA, CH, CN, CR, CU, CZ, DE, DK, DM, EE, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, NO, NZ, PL, PT, RO, RU, SD, SE, SG, SI, SK, SL, TJ, TM, TR, TT, TZ, UA, UG, UZ, VN, YU, ZA, ZW.
African Regional Intellectual Property Organization (GH, GM, KE, LS, MW, MZ, SD, SL, SZ, TZ, UG, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)