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1. (WO2001024023) IMPROVED SYNCHRONOUS OPERATION OF AN ADVANCED PERIPHERAL BUS WITH BACKWARD COMPATIBILITY
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2001/024023    International Application No.:    PCT/US2000/026576
Publication Date: 05.04.2001 International Filing Date: 27.09.2000
Chapter 2 Demand Filed:    16.04.2001    
IPC:
G06F 13/40 (2006.01)
Applicants: CONEXANT SYSTEMS, INC. [US/US]; 4311 Jamboree Road, Newport Beach, CA 92660 (US)
Inventors: BROOKS, John, Milford; (US)
Agent: RITTMASTER, Ted, R.; Foley & Lardner, Suite 3500, 2029 Century Park East, Los Angeles, CA 90067 (US)
Priority Data:
09/410,167 30.09.1999 US
Title (EN) IMPROVED SYNCHRONOUS OPERATION OF AN ADVANCED PERIPHERAL BUS WITH BACKWARD COMPATIBILITY
(FR) AMELIORATION DU FONCTIONNEMENT SYNCHRONE D'UN BUS PERIPHERIQUE DE POINTE A COMPATIBILITE DESCENDANTE
Abstract: front page image
(EN)An electronic bridge for providing a first electronic device attached to a high-data throughput bus and a second electronic device attached to a peripheral bus. The bridge further has an output bus circuit for generating output bus signals onto the peripheral bus, the output bus comprising a peripheral data bus a peripheral address bus. The bridge also has an output size signal circuit for generating output size signals for indicating the number of bits being used for a data transfer over the peripheral data bus, and an output control signal circuit for generating output control signals onto the peripheral bus. The plurality of output control signals comprise a PWRITE write control signal for indicating whether a write operation is occurring, a continuous PCLK clock signal having a rising edge and a falling edge for controlling the transfer of data over the lower-speed peripheral bus, and one or more PSELx signals for indicating the particular cycle of the PCLK signal in which data is to be transferred over the lower-speed peripheral bus. A corresponding slave apparatus for transferring digital data from a first electronic device attached to a high-data throughput bus through an electronic bridging device to a lower-speed peripheral bus. The slave apparatus has an input bus for receiving a plurality of output bus signals from the peripheral bus, an input size signal circuit for receiving output size signals for indicating the number of bits being used for a data transfer over the peripheral data bus, and an input control signal circuit for receiving input control signals from the peripheral bus.
(FR)L'invention concerne une passerelle électronique comprenant un premier dispositif électronique relié à un bus à haut débit de données, et un second dispositif relié à un bus périphérique. Cette passerelle comprend en outre un circuit de bus de sortie permettant de générer des signaux de sortie dans le bus périphérique. Ce bus de sortie comprend un bus de données périphérique et un bus d'adresse périphérique. La passerelle comprend en outre un circuit de mesure de sortie qui génère des signaux de mesure de sortie indiquant le nombre de bits utilisés pour un transfert de données dans le bus de données périphérique, et un circuit de signal de commande de sortie générant des signaux de commande de sortie dans le bus périphérique. Les différents signaux de commande de sortie comprennent un signal de commande d'écriture PWRITE permettant d'indiquer la survenue d'une opération d'écriture, un signal d'horloge PCLK continu comprenant un bord ascendant et un bord descendant, permettant de réguler le transfert de données dans le bus périphérique à débit moins élevé, et un ou plusieurs signaux PSELx permettant d'indiquer le cycle particulier du signal PCLK pendant lequel les données doivent être transférées par l'intermédiaire du bus périphérique à débit moins élevé. Un dispositif esclave correspondant, permet de transférer des données numériques entre un premier dispositif électronique relié à un bus à haut débit de données et un bus périphérique à débit moins élevé, par l'intermédiaire d'un dispositif passerelle électronique. Ce dispositif esclave comprend un bus d'entrée permettant la réception d'une pluralité de signaux de sortie envoyés par le bus périphérique, un circuit de signal de mesure d'entrée, permettant la réception de signaux de mesure de sortie, indiquant le nombre de bits utilisés pour le transfert de données via le bus de données périphérique, et un circuit de signal de commande d'entrée recevant des signaux de commande d'entrée en provenance du bus périphérique.
Designated States: European Patent Office (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE).
Publication Language: English (EN)
Filing Language: English (EN)