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1. (WO2001023992) ADDER HAVING REDUCED NUMBER OF INTERNAL LAYERS AND METHOD OF OPERATION THEREOF
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2001/023992    International Application No.:    PCT/US2000/025946
Publication Date: 05.04.2001 International Filing Date: 21.09.2000
Chapter 2 Demand Filed:    01.02.2001    
IPC:
G06F 7/50 (2006.01)
Applicants: RN2R, L.L.C. [US/US]; Suite 100, 6009 Beltline Road, Dallas, TX 75240 (US)
Inventors: BEIU, Valeriu; (US)
Agent: HITT, David, H.; Hitt Gaines & Boisbrun, P.C., P.O. Box 832570, Richardson, TX 75080 (US)
Priority Data:
09/407,598 28.09.1999 US
Title (EN) ADDER HAVING REDUCED NUMBER OF INTERNAL LAYERS AND METHOD OF OPERATION THEREOF
(FR) ADDITIONNEUR A NOMBRE REDUIT DE COUCHES INTERNES ET SON PROCEDE DE FONCTIONNEMENT
Abstract: front page image
(EN)An adder, a processor (such as a microprocessor or digital signal processor), and methods of adding in such adder or processor. In one embodiment, the adder includes: (1) a first and second units in a first logic layer, the first unit receiving first and second addend and augend bits and generating therefrom a first single group-carry-generate bit and first and second carry-propagate bits, the second unit receiving third and fourth addend and augend bits and generating therefrom a second single group-carry-generate bit and third and fourth carry-propagate bits and (2) a third unit in a second logic layer, coupled to the first and second units, that receives the first and second single group-carry-generate bits and the first, second, third and fourth carry-propagate bits and generates therefrom resulting group-carry-generate and group-carry-propagate bits.
(FR)Additionneur, processeur (tel qu'un microprocesseur ou un processeur de signaux numériques) et procédés d'addition dans ledit additionneur ou processeur. Dans un mode de réalisation, l'additionneur comprend : (1) une première et une deuxième unité dans une première couche logique, la première unité recevant les premier et second bits d'augend et de cumulateur et générant à partir de ces derniers un premier bit unique de groupe-report-génération et des premier et seconds bits de report-propagation, la seconde unité recevant des troisième et quatrième bits d'augend et de cumulateur et générant à partir de ces derniers un deuxième bit unique de groupe-report-génération, un troisième et un quatrième bit de report-propagation; et (2) une troisième unité dans une deuxième couche logique, couplée aux première et deuxième unités, qui reçoit les premier et deuxième bits uniques de groupe-report-génération et les premier, deuxième, troisième et quatrième bits de report-propagation, et génère à partir de ceux-ci des bits de groupe-report-génération et de groupe-report-propagation résultants.
Designated States: AE, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, CA, CH, CN, CR, CU, CZ, DE, DK, DM, EE, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, NO, NZ, PL, PT, RO, RU, SD, SE, SG, SI, SK, SL, TJ, TM, TR, TT, TZ, UA, UG, UZ, VN, YU, ZA, ZW.
African Regional Intellectual Property Organization (GH, GM, KE, LS, MW, MZ, SD, SL, SZ, TZ, UG, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)