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1. (WO2001004763) BUFFERING SYSTEM BUS FOR EXTERNAL-MEMORY ACCESSES
Latest bibliographic data on file with the International Bureau   

Pub. No.: WO/2001/004763 International Application No.: PCT/US2000/016045
Publication Date: 18.01.2001 International Filing Date: 12.06.2000
IPC:
G06F 13/16 (2006.01)
Applicants: KONINKLIJKE PHILIPS ELECTRONICS N.V.[NL/NL]; Groenewoudseweg 1 NL-5621 BA Eindhoven, NL
Inventors: LIEWEI, Bao; US
Agent: VAN DER VEER, Johannis, Leendert; Internationaal Octrooibureau B.V. Prof. Holstlaan 6 NL-5656 AA Eindhoven, NL
Priority Data:
09/351,05312.07.1999US
Title (EN) BUFFERING SYSTEM BUS FOR EXTERNAL-MEMORY ACCESSES
(FR) BUS SYSTEME A EFFET DE TAMPON POUR LES ACCES A LA MEMOIRE EXTERNE
Abstract: front page image
(EN) A computer system (AP1) includes a processor (11), a cache (13), a system bus (19), a memory-control subsystem (21), an external memory bus (23), RAM memory (25), and flash memory (27). All but the last three are fabricated on a single ASIC. The memory control subsystem includes a RAM controller (31), a flash-memory controller (33), and a memory interface (37) between the controllers and the memories. In addition, the memory-control subsystem includes a system-bus FIFO write buffer (35). During an external-memory access, the request information is transferred from the system bus to the system-bus buffer instead of directly to the memory interface. The system-bus buffer stores address data, content data (in the case of a write request), and control data. In turn, the control data is forwarded to the appropriate controller and the address data and the content data are forwarded to external memory bus. Note that only one system-bus write buffer is required despite the plural memory controllers. While the processor write buffer frees the processor for other tasks while a write operation is being completed, the system-bus write buffer frees the system bus for other tasks while a write operation is being completed. The system-bus buffer thus allows other operations to utilize the system bus during an external-memory access.
(FR) L'invention concerne un système informatique (AP1) comprenant un processeur (11), une antémémoire (13), un bus système (19), un sous-système (21) contrôleur de mémoire, un bus (23) mémoire externe, une mémoire RAM (25), et une mémoire flash (27). Tous ces composants, à l'exception des trois derniers, sont fabriqués sur un seul circuit intégré à application spécifique (ASIC). Le sous-système contrôleur de mémoire comprend un contrôleur (31) de mémoire RAM, un contrôleur (33) de mémoire flash, et une interface mémoire (37) entre les contrôleurs et les mémoires. En outre, le sous-système contrôleur de mémoire comprend un tampon (35) d'écriture FIFO sur bus système. Lors d'un accès à la mémoire externe, la commande demande d'informations est transférée du bus système au tampon du bus système, et non directement à l'interface mémoire. Le tampon du bus système sert à stocker les données d'adresse, les données de contenu (dans le cas d'une demande d'écriture), et les données de commande. Ces données de commande sont retransmises, à leur tour, au contrôleur approprié, tandis que les données d'adresse et de contenu sont retransmises au bus mémoire externe L'intérêt de l'invention, c'est qu'un seul tampon d'écriture sur bus système suffit, malgré la pluralité de contrôleurs de mémoire. Alors que le tampon d'écriture du processeur décharge le processeur pour d'autres tâches lors d'une opération d'écriture, le tampons d'écriture sur bus système décharge le bus système pour d'autres tâches lors d'une opération d'écriture. Le tampon du bus système permet ainsi aux autres opérations d'utiliser le bus système lors d'un accès à la mémoire externe.
Designated States: CN, JP, KR
European Patent Office (EPO) (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE)
Publication Language: English (EN)
Filing Language: English (EN)