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1. (WO2001004724) A PARTITIONED SHIFT RIGHT LOGIC CIRCUIT HAVING ROUNDING SUPPORT
Latest bibliographic data on file with the International Bureau   

Pub. No.: WO/2001/004724 International Application No.: PCT/US2000/018311
Publication Date: 18.01.2001 International Filing Date: 30.06.2000
Chapter 2 Demand Filed: 23.01.2001
IPC:
G06F 5/01 (2006.01) ,G06F 7/50 (2006.01)
G PHYSICS
06
COMPUTING; CALCULATING; COUNTING
F
ELECTRIC DIGITAL DATA PROCESSING
5
Methods or arrangements for data conversion without changing the order or content of the data handled
01
for shifting, e.g. justifying, scaling, normalising
G PHYSICS
06
COMPUTING; CALCULATING; COUNTING
F
ELECTRIC DIGITAL DATA PROCESSING
7
Methods or arrangements for processing data by operating upon the order or content of the data handled
38
Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
48
using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
50
Adding; Subtracting
Applicants:
SONY ELECTRONICS, INC. [US/US]; 1 Sony Drive Park Ridge, NJ 07656, US
Inventors:
FAROOQUI, Aamir; US
OKLOBDZIJA, Vojin; US
CHEHRAZI, Farzad; US
LI, Wei-Jen; US
YU, Andy, W.; US
Agent:
GALLENSON, Mavis, S. ; Ladas & Parry 5670 Wilshire Blvd. Suite 2100 Los Angeles, CA 90036, US
Priority Data:
09/351,27312.07.1999US
Title (EN) A PARTITIONED SHIFT RIGHT LOGIC CIRCUIT HAVING ROUNDING SUPPORT
(FR) CIRCUIT
Abstract:
(EN) A partitioned shift right logic circuit (300) that is programmable and contains rounding support (310a, 310b, 320a, 330a, and 330b). The circuit of the present invention accepts 32-bit value (360) and a shift amount (350) and then performs a right shift operation on the 32-bits and automatically rounds the result(s). Signed or unsigned values can be accepted. The right shift circuit is partitioned so that the 32-bit value can represent: (1) a single 32-bit number; or (2) two 16-bit values. A 1 bit selection input indicates the particular partition format. In operation, if the input value is not negative, then the one ('1') is added at the guard bit position and a right shift with truncate is performed. If the input is negative and the guard bit is zero, then no addition is done and a right shift truncate is performed. If the input is negative and the guard bit is one and the sticky bit is zero, then no addition is done and a right shift with truncate is performed. If the input is negative and the guard bit is one and the sticky bit is one, then one is added at the guard bit position and a shift with truncate is performed.
(FR) L'invention concerne un circuit logique à décalage droite fragmenté, programmable et contenant un support d'arrondissage. Le circuit selon l'invention accepte une valeur de 32 bits et une valeur de décalage, ce qui lui permet d'effectuer une opération de décalage droite sur les 32 bits et d'arrondir automatiquement les résultats. Des valeurs comportant ou non des signes peuvent être acceptées. Le circuit de décalage droite est partitionné de telle façon que la valeur 32 bits peut représenter : (1) un seul nombre 32 bits ; ou (2) deux valeurs 16 bits. Une entrée à sélection 1 bit indique le format de partition particulier. Lorsque le dispositif fonctionne, si la valeur d'entrée n'est pas négative, le un (« 1 ») est ajouté en position bit de retenue et un décalage droite avec troncature est effectué. Si l'entrée est négative et si le bit de retenue est nul, aucune addition n'est faite et une troncature à décalage droite est effectuée. Le circuit à décalage utilisé par l'invention est entièrement fragmenté pour accepter une entrée de mot ou de demi-mot et renferme de multiples stades multiplex en cascade pour effectuer un décalage droite fragmenté et un décalage de signe support. Chaque stade multiplex peut être programmé pour obtenir une valeur sélectionnée de décalage (y compris décalage 0). Le circuit de décalage droite selon l'invention peut être utilisé dans des applications multimédias, ainsi que pour des usages généraux et des processeurs VLIW (mot d'instruction très long) sans altération des performances.
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, BZ, CA, CH, CN, CR, CU, CZ, DE, DK, DM, DZ, EE, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NO, NZ, PL, PT, RO, RU, SD, SE, SG, SI, SK, SL, TJ, TM, TR, TT, TZ, UA, UG, UZ, VN, YU, ZA, ZW
African Regional Intellectual Property Organization (ARIPO) (GH, GM, KE, LS, MW, MZ, SD, SL, SZ, TZ, UG, ZW)
Eurasian Patent Office (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (EPO) (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GW, ML, MR, NE, SN, TD, TG)
Publication Language: English (EN)
Filing Language: English (EN)