DE2000001156 DRAM CELL ARRANGEMENT AND METHOD FOR THE PRODUCTION THEREOF

1. (WO2001001489) DRAM CELL ARRANGEMENT AND METHOD FOR THE PRODUCTION THEREOF

National Phase

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Pub. No.:	WO/2001/001489	International Application No.:	PCT/DE2000/001156
Publication Date:	04.01.2001	International Filing Date:	13.04.2000
Chapter 2 Demand Filed:	13.09.2000

IPC:

H01L 21/8242 (2006.01), H01L 27/108 (2006.01)

Applicants:

INFINEON TECHNOLOGIES AG [DE/DE]; St.-Martin-Strasse 53, D-81541 München (DE) (For All Designated States Except US).
SCHLÖSSER, Till [DE/DE]; (DE) (For US Only).
HOFMANN, Franz [DE/DE]; (DE) (For US Only)

Inventors:

SCHLÖSSER, Till; (DE).
HOFMANN, Franz; (DE)

Agent:

REINHARD SKUHRA WEISE & PARTNER; Friedrichstrasse 31, 80801 München (DE)

Priority Data:

199 28 781.3

23.06.1999

Title

(DE) DRAM-ZELLENANORDNUNG UND VERFAHREN ZU DEREN HERSTELLUNG
(EN) DRAM CELL ARRANGEMENT AND METHOD FOR THE PRODUCTION THEREOF
(FR) DISPOSITIF D'ELEMENTS DRAM ET SON PROCEDE DE FABRICATION

Abstract:

(DE)In einem Substrat (1) sind erste Gräben und quer dazu verlaufende zweite Gräben (G2), die sich in Wortleitungsgräben und in Isolationsgräben unterteilen, vorgesehen. Die Wortleitungsgräben werden jeweils durch eine Wortleitung (W) und eine darüber angeordnete Schutzstruktur (S) gefüllt. Source/Drain-Gebiete (S/D1, S/D2) der Transistoren grenzen an eine Oberfläche (F) des Substrats (1) an und reichen weniger tief in das Substrat (1) hinein als die Wortleitungen (W). Zwei zueinander benachbarte Transistoren teilen sich ein gemeinsames Source/Drain-Gebiet (S/D1), das mit einer Bitleitung (B) verbunden ist. Die übrigen Source/Drain-Gebiete (S/D2) der Transistoren werden mit Kondensatoren (Ko) verbunden.
(EN)First trenches and second trenches (G2) which run perpendicular thereto and are divided into word line trenches and isolation trenches are provided in a substrate (1). The word line trenches are respectively filled with a word line (W) and a protective structure (S) arranged thereover. Transistor source/drain areas (S/D1, SD/2) are disposed in an adjacent position to a surface (F) of the substrate and protrude into the substrate (1) to a lesser degree than the word lines (W). A common source/drain area (SD1) which is connected to a bit line (B) is shared between two adjacent transistors. The remaining source/drain areas (S/D2) of the transistors are connected to capacitors (Ko).
(FR)Un substrat (1) comprend des premières tranchées et, perpendiculairement à celles-ci, des deuxièmes tranchées (G2) qui se divisent en tranchées de conducteurs-mots et en tranchées d'isolation. Les tranchées de conducteurs-mots sont remplies chacune d'un conducteur-mots (W) et d'une structure de protection (S) agencée sur celui-ci. Les domaines source/drain (S/D1, S/D2) des transistors sont adjacents à une surface (F) du substrat (1) et pénètrent moins profondément dans le substrat (1) que les conducteurs-mots (W). Deux transistors adjacents se partagent un domaine commun source/drain (S/D1) qui est connecté à un conducteur de bits (B). Les autres domaines source/drain (S/D2) des transistors sont connectés à des condensateurs (Ko).

Designated States:

CN, JP, KR, US.
European Patent Office (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE).

Publication Language:	German (DE)
Filing Language:	German (DE)

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