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1. (WO2001001481) MOS TRANSISTOR AND DRAM CELL ARRANGEMENT AND METHOD FOR THE PRODUCTION THEREOF
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2001/001481    International Application No.:    PCT/DE2000/001740
Publication Date: 04.01.2001 International Filing Date: 29.05.2000
Chapter 2 Demand Filed:    06.11.2000    
IPC:
H01L 21/336 (2006.01), H01L 21/8242 (2006.01), H01L 29/786 (2006.01)
Applicants: INFINEON TECHNOLOGIES AG [DE/DE]; St.-Martin-Str. 53, D-81541 München (DE) (For All Designated States Except US).
KRAUTSCHNEIDER, Wolfgang [DE/DE]; (DE) (For US Only).
SCHLÖSSER, Till [DE/DE]; (DE) (For US Only).
WILLER, Josef [DE/DE]; (DE) (For US Only)
Inventors: KRAUTSCHNEIDER, Wolfgang; (DE).
SCHLÖSSER, Till; (DE).
WILLER, Josef; (DE)
Agent: EPPING - HERMANN & FISCHER; P.O. Box 12 10 26, 80034 München (DE)
Priority Data:
199 29 211.6 25.06.1999 DE
Title (DE) MOS-TRANSISTOR SOWIE DRAM-ZELLENANORDNUNG UND VERFAHREN ZU DEREN HERSTELLUNG
(EN) MOS TRANSISTOR AND DRAM CELL ARRANGEMENT AND METHOD FOR THE PRODUCTION THEREOF
(FR) TRANSISTOR MOS ET ENSEMBLE DE CELLULES DRAM ET PROCEDE POUR LES FABRIQUER
Abstract: front page image
(DE)Der MOS-Transistor weist ein oberes Source-/Drain-Gebiet (S/DO), ein Kanalgebiet und ein unteres Source-/Drain-Gebiet (S/DU), die als Schichten übereinander gestapelt sind und einen Vorsprung eines Substrats bilden, auf. Ein Gatedielektrikum (GD) grenzt an eine erste seitliche Fläche des Vorsprungs an. Eine Gateelektrode grenzt an das Gatedielektrikum an. Eine leitende Struktur (L) grenzt im Bereich des Kanalgebiets an eine zweite seitliche Fläche des Vorsprungs an. Die leitende Struktur grenzt an die Gateelektrode an, so dass das Kanalgebiet leitend mit der Gateelektrode verbunden ist. Floating-Body-Effekte werden vermieden, und der MOS-Transistor weist eine variable Einsatzspannung auf (DTMOS).
(EN)The MOS transistor has an upper source/drain area (S/DO), a channel area and a lower source/drain area which are placed on top of each other as layers, forming a projection of a substrate. A gate dielectric (GD) is arranged adjacent to a first side surface of said projection. A gate electrode is arranged adjacent to the gate dielectric. A conductive structure (L) is arranged adjacent to a side surface of the projection in the region of the channel. The conductive structure is arranged adjacent to the gate electrode, whereby the channel area is conductively connected to the gate electrode. Floating body effects are avoided and the MOS transistor has a variable blocking voltage (DTMOS).
(FR)La présente invention concerne un transistor MOS présentant une zone source/drain supérieure (S/DO), une zone canal et une zone source/drain supérieure (S/DU). Ces zones sont superposées comme des couches et forment une partie saillante d'un substrat. Un diélectrique de grille (GD) est adjacent à une première surface latérale de la partie saillante. Une électrode de grille est adjacente au diélectrique de grille. Une structure conductrice (L) est, dans la zone canal, adjacente à une deuxième surface latérale de la partie saillante. La structure conductrice est adjacente à l'électrode de grille, de façon que la zone canal est reliée de façon conductrice à l'électrode de grille. Le transistor MOS selon l'invention se caractérise en ce que les effets de substrat flottant sont évités et en ce qu'il présente une tension de blocage variable (DTMOS).
Designated States: JP, KR, US.
European Patent Office (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE).
Publication Language: German (DE)
Filing Language: German (DE)