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1. (WO2001001477) METHOD FOR LATERAL ETCHING WITH HOLES FOR MAKING SEMICONDUCTOR DEVICES
Latest bibliographic data on file with the International Bureau   

Pub. No.: WO/2001/001477 International Application No.: PCT/FR2000/001796
Publication Date: 04.01.2001 International Filing Date: 27.06.2000
Chapter 2 Demand Filed: 19.12.2000
IPC:
H01L 21/336 (2006.01) ,H01L 21/762 (2006.01) ,H01L 29/06 (2006.01) ,H01L 29/51 (2006.01) ,H01L 29/786 (2006.01)
Applicants: SKOTNICKI, Thomas[FR/FR]; FR (UsOnly)
JURCZAK, Malgorzata[PL/FR]; FR (UsOnly)
FRANCE TELECOM[FR/FR]; 6, place d'Alleray F-75015 Paris, FR (AllExceptUS)
Inventors: SKOTNICKI, Thomas; FR
JURCZAK, Malgorzata; FR
Priority Data:
99/0824828.06.1999FR
Title (EN) METHOD FOR LATERAL ETCHING WITH HOLES FOR MAKING SEMICONDUCTOR DEVICES
(FR) PROCEDE DE GRAVURE LATERALE PAR TROUS POUR FABRIQUER DES DISPOSITIFS SEMI-CONDUCTEURS
Abstract: front page image
(EN) The invention concerns a method for making a semiconductor device with SON structure. It consists in forming on a silicon substrate (12) a stack of layers comprising first and second successive assemblies, each consisting relative to the substrate, a lower silicon-germanium (SiGe) layer (14, 16) and an upper silicon layer (15, 17); in standard manner, forming a gate dielectric layer (18), a gate (19), spacers (20, 21), source and drain regions (22, 23) by ion implantation, and an outer passivation layer (24); then producing a vertical hole (25) in the gate down to the lower SiGe layer (14) so as to etch part of the SiGe layers (14, 16) and form tunnels (26, 27); then producing an inner passivation of the walls of the hole (25) and of the tunnels so that the tunnels can remain void or be filled.
(FR) L'invention concerne un procédé de fabrication d'un dispositif semi-conducteur à structure SON. Sur un substrat de silicium (12), on forme un empilement de couches comprenant un premier et un second ensembles successifs, chacun constitué, en référence au substrat, d'un couche inférieure de l'alliage silicium-germanium (SiGe) (14, 16) et d'une couche supérieure de silicium (15, 17). De manière classique, on forme une couche de diélectrique de grille (18), une grille (19), des espaceurs (20, 21), des régions de source et de drain (22, 23) par implantation ionique, et une couche de passivation externe (24). On réalise ensuite un trou vertical (25) dans la grille jusque dans la couche inférieur de SiGe (14) de façon à graver une partie des couches SiGe (14, 16) et former des tunnels (26, 27). Puis, on réalise une passivation interne des parois du trou (25) et des tunnels (26, 27) de telle façon que les tunnels peuvent rester vides ou remplis.
Designated States: JP, KR, US
European Patent Office (EPO) (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE)
Publication Language: French (FR)
Filing Language: French (FR)