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1. (WO2001001469) PROCESS FOR DESIGNING A MASK
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2001/001469    International Application No.:    PCT/US2000/014293
Publication Date: 04.01.2001 International Filing Date: 24.05.2000
Chapter 2 Demand Filed:    18.01.2001    
IPC:
H01L 21/3105 (2006.01), H01L 21/321 (2006.01)
Applicants: MOTOROLA INC. [US/US]; 1303 East Algonquin Road, Schaumburg, IL 60196 (US)
Inventors: TRAVIS, Edward, O.; (US).
DENGI, Aykut; (US).
CHHEDA, Sejal; (US).
YU, Tat-Kwan; (US).
ROBERTON, Mark, S.; (US).
TIAN, Ruiqi; (US)
Agent: INGRASSIA, Vincent, B.; Motorola, Inc., Intellectual Property Department, P.O. Box 10219, Scottsdale, AZ 85271-0219 (US)
Priority Data:
09/340,697 29.06.1999 US
Title (EN) PROCESS FOR DESIGNING A MASK
(FR) PROCEDE DE CONCEPTION D'UN MASQUE
Abstract: front page image
(EN)Selective placement of polishing dummy feature patterns, rather than indiscriminate placement of polishing dummy feature patterns, is used. Both low frequency (hundreds of microns and larger) and high frequency (10 microns and less) of topography changes are examined. The polishing dummy feature patterns can be specifically tailored to a semiconductor device and polishing conditions used in forming the semiconductor device. When designing an integrated circuit, polishing effects for the active features can be predicted. After polishing dummy feature pattern(s) are placed into the layout, the planarity can be examined on a local level (a portion but not all of the device) and a more global level (all of the device, devices corresponding to a reticle field, or even an entire wafer).
(FR)La présente invention concerne le placement sélectif de motifs à caractéristiques de polissage fictives, plutôt que le placement aléatoire de motifs à caractéristiques de polissage fictives. La basse fréquence (centaines de microns et plus) et la haute fréquence (10 microns et moins) des changements topographiques sont toutes deux analysées. Les motifs à caractéristiques de polissage fictives peuvent être conçus spécifiquement à un dispositif à semi-conducteur et aux conditions de polissage utilisées pour la réalisation du dispositif à semi-conducteur. Lors de la conception d'un circuit intégré, les effets de polissage pour les caractéristiques actives peuvent être prévus. Après placement du/des motif(s) à caractéristiques de polissage fictives dans le tracé du circuit, la planéité peut être analysée localement (une partie, mais pas la totalité du dispositif) et de manière plus globale (la totalité du/des dispositif(s) correspondant à un champ de réticule, ou même une tranche toute entière).
Designated States: CN, JP, KR, SG.
European Patent Office (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE).
Publication Language: English (EN)
Filing Language: English (EN)